電界効果デバイス用高速複合pチャネルSi/SiGeヘテロ構造

Inventor： , , , , ,
Applicant, Patent owner：
Agent (1)：坂口博 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000065262
Publication number (International publication number)：2000286413
Application date： Mar. 09, 2000
Publication date： Oct. 13, 2000
Summary：

【要約】【課題】極めて高い正孔移動度を有する、pチャネル電界効果トランジスタを形成する方法および積層ヘテロ構造を提供する。【解決手段】この構造では、半導体基板上に複数の半導体層が組み込まれ、第1のエピタキシャルGe層および第2の圧縮ひずみSiGe層から成る複合チャネル構造が、高い障壁または深い閉込め量子井戸を有する。本発明は、単一の圧縮ひずみSiGeチャネル層のみを用いて、pチャネル・デバイスの正孔移動度が限定されているという問題を克服する。

Claim (excerpt)：

pチャネル電界効果トランジスタを形成する積層構造において、単結晶基板、前記基板上にエピタキシャル形成された、Ge分率xが0.35〜0.5の緩和Si<SB>1-x</SB>Ge<SB>x</SB>の第1の層、前記第1の層の上にエピタキシャル形成されたSi<SB>1-x</SB>Ge<SB>x</SB>の第2の層、前記第2の層の上にエピタキシャル形成された無ドープのSiの第3の層、前記第3の層の上にエピタキシャル形成された無ドープのSi<SB>1-x</SB>Ge<SB>x</SB>の第4の層、前記第4の層の上にエピタキシャル形成され、これによって圧縮ひずみが加わり、前記第1の層に対するこの層の限界厚さよりも薄いGeの第5の層、前記第5の層の上にエピタキシャル形成され、Ge分率wが0.5〜<1.0、w-x>0.2であり、これによって圧縮ひずみが加わったSi<SB>1-w</SB>Ge<SB>w</SB>の第6の層、および前記第6の層の上にエピタキシャル形成されたSi<SB>1-x</SB>Ge<SB>x</SB>の第7の層を含む積層構造。

IPC (5)：

H01L 29/778 , H01L 21/338 , H01L 29/812 , H01L 29/161 , H01L 29/78

FI (3)：

H01L 29/80 H , H01L 29/163 , H01L 29/78 301 B

Patent cited by the Patent：

Cited by examiner (1)

ひずみSi/SiGeヘテロ構造層を使用するCMOSトランジスタ論理回路
Gazette classification：公開公報 Application number：特願平7-097158 Applicant：インターナショナル・ビジネス・マシーンズ・コーポレイション

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