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J-GLOBAL ID：200903062976747195

ひずみSi/SiGeヘテロ構造層を使用するCMOSトランジスタ論理回路

Inventor： ハーレド・イー・イスマーイール ,  フランク・スターン
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 合田 潔 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995097158
Publication number (International publication number)：1995321222
Application date： Apr. 21, 1995
Publication date： Dec. 08, 1995
Summary：

【要約】【目的】 n型デバイスとp型デバイスを共に共通のプレーナ構造として利用できる層構造を提供する。【構成】 半導体基板上に複数の半導体層を備え、1つの層が、引張りひずみを受けるシリコンまたはシリコン・ゲルマニウムであり、1つの層が、圧縮ひずみを受けるシリコン・ゲルマニウムであり、引張りを受けるシリコン層またはシリコン・ゲルマニウム層でn型電界効果トランジスタを形成することができ、圧縮を受けるシリコン・ゲルマニウム層でp型電界効果トランジスタを形成することができるプレーナ・ヘテロ構造である。複数の層は、続いて形成されるp型電界効果トランジスタとn型電界効果トランジスタの両方に共通のものでよい。p型電界効果トランジスタとn型電界効果トランジスタは、CMOS回路を形成するように相互接続することができる。

Claim (excerpt)：

n型電界効果トランジスタとp型電界効果トランジスタの両方用の層構造において、半導体基板と、Ge分率xが0.20ないし0.5の範囲である、前記基板上にエピタキシャル形成された第1の緩和Si1-xGex層と、前記第1の層上にエピタキシャル形成された第2のnドープSi1-xGex層と、前記第2の層上にエピタキシャル形成された第3の非ドープSi1-xGex層と、シリコンと、ゲルマニウムと、シリコン・ゲルマニウムと、それらの合金とから成る群から選択された組成を有し、前記第3の層上にエピタキシャル形成され、引張りひずみを受ける、第4の層と、前記第4の層上にエピタキシャル形成された第5の緩和Si1-xGex層と、Ge分率yが0.5ないし1.0の範囲であり、y-xが0.2よりも大きく、それによって、圧縮ひずみを受ける、第6のSi1-yGey層と、前記第6の層上にエピタキシャル形成された第7の緩和Si1-xGex層と、前記第7の層上にエピタキシャル形成された第8のシリコン層と、前記第8の層上に形成された第9の誘電材料層とから成る層構造。

IPC (3)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78

FI (2)：

H01L 27/08 321 B ,  H01L 29/78 301 B

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平4-330193   Applicant：株式会社日立製作所
• 特開平2-196436