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J-GLOBAL ID：200903063210554189

半導体装置の製法

Inventor： 大野 圭一
Applicant, Patent owner： ソニー株式会社
Agent (1)： 松隈 秀盛
Gazette classification：公開公報
Application number (International application number)：1993239982
Publication number (International publication number)：1995099236
Application date： Sep. 27, 1993
Publication date： Apr. 11, 1995
Summary：

【要約】【目的】 同一の半導体基体上にメモリセル部と周辺回路部又はロジック部とを形成するASIC DRAMの製造にあたって、そのフォトレジスト工程数を減少させて、コストの低減化をはかる。【構成】 同一の半導体基体1の一主面上にメモリセル部20と周辺回路部又はロジック部、図示の例においてはロジック部21とを形成する半導体装置の製法において、メモリセル部20のみに閾値電圧調整用の不純物を導入する工程と、その後、このメモリセル部20の表面を酸化してリセス酸化膜5を形成する工程とを有する。

Claim (excerpt)：

同一の半導体基体の一主面上にメモリセル部とロジック部とを形成する半導体装置の製法において、上記メモリセル部のみに閾値電圧調整用の不純物を導入する工程と、その後、上記メモリセル部表面を酸化してリセス酸化膜を形成する工程とを有することを特徴とする半導体装置の製法。

IPC (7)：

H01L 21/76 ,  H01L 21/82 ,  H01L 21/316 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8242 ,  H01L 27/108

FI (5)：

H01L 21/76 M ,  H01L 21/82 B ,  H01L 21/94 A ,  H01L 27/08 102 B ,  H01L 27/10 325 R

Patent cited by the Patent：

Cited by examiner (1)

• 半導体記憶装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平3-356070   Applicant：日本電気株式会社