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J-GLOBAL ID：200903063726295813

半導体記憶装置の製造方法

Inventor：
竹中 伸之

About 竹中 伸之


Applicant, Patent owner：
シャープ株式会社

About シャープ株式会社


Agent (1)： 小池 隆彌
Gazette classification：公開公報
Application number (International application number)：1998309290
Publication number (International publication number)：2000138349
Application date： Oct. 30, 1998
Publication date： May. 16, 2000
Summary：
【要約】【課題】 従来の下部電極上の層間絶縁膜によって形成された凹凸の下地上に強誘電体膜を成膜する工程では、安定した強誘電体膜の膜特性を得ることが困難となる。【解決手段】 まず、半導体基板上に層間絶縁膜1を形成する。層間絶縁膜1に半導体素子2に電気的接続を行なうプラグ3を形成する。この上にバリアメタルとして酸化チタン膜4を、下部電極として白金膜5をスパッタ法にて順次成膜する。その後所望の位置にレジストパターンを形成し、レジストパターンをマスクとしてドライエッチングにより窒化チタン膜4と下部電極となる白金膜5をパターニングし、下部電極を形成する。次に、層間絶縁膜6を形成する。この後、層間絶縁膜6をCMP法により層間絶縁膜6の表面と下部電極となる白金膜5の表面が同じ高さで平坦になるまで研磨を行なう。続いて表面上に強誘電体膜8を形成する。その後、強誘電体膜8上に、上部電極として白金膜9を成膜する。
Claim (excerpt)：
半導体基板表面に拡散領域を半導体素子を形成した後、第1の層間絶縁膜を積層し、平坦化した後、該第1の層間絶縁膜の上記拡散領域上にコンタクトホールを形成する工程と、上記コンタクトホールにコンタクトプラグ材料を埋設し、上記第1の層間絶縁膜表面が露出するまで上記コンタクトプラグ材料をエッチングして、コンタクトプラグを形成する工程と、キャパシタの下部電極となる第1の電極材料を堆積した後、第1のマスクにて上記下部電極材料をキャパシタの下部電極としてパターニングする工程と、上記下部電極を覆うように第2の層間絶縁膜を形成し、化学的機械的研磨により、表面が上記下部電極表面と同一高さになるまで上記第2の層間絶縁膜を平坦化する工程と、上記第2の層間絶縁膜及び上記下部電極表面に強誘電体膜を成膜する工程と、上記強誘電体膜上に上部電極となる第2の電極材料を成膜し、第2のマスクにて上記上部電極材料をパターニングした後、第3のマスクにて、少なくとも上記下部電極全面を覆うように上記強誘電体膜をパターニングする工程とを有することを特徴とする、半導体記憶装置の製造方法。
IPC (8)：
H01L 27/10 451 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (5)：
H01L 27/10 451 ,  H01L 27/04 C ,  H01L 27/10 621 Z ,  H01L 27/10 651 ,  H01L 29/78 371
F-Term (26)：
5F001AA17 ,  5F001AD33 ,  5F001AG10 ,  5F001AG21 ,  5F038AC05 ,  5F038AC09 ,  5F038AC15 ,  5F038AC18 ,  5F038EZ14 ,  5F038EZ15 ,  5F083AD21 ,  5F083AD49 ,  5F083FR02 ,  5F083GA19 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083MA06 ,  5F083MA17 ,  5F083PR03 ,  5F083PR21 ,  5F083PR40
Patent cited by the Patent：
Cited by examiner (3)

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