Pat
J-GLOBAL ID：200903064038186004

半導体装置

Inventor：
平野 優

About 平野 優


Applicant, Patent owner：
セイコーエプソン株式会社

About セイコーエプソン株式会社


Agent (1)： 鈴木 喜三郎 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998205651
Publication number (International publication number)：2000040747
Application date： Jul. 21, 1998
Publication date： Feb. 08, 2000
Summary：
【要約】【課題】ゲート絶縁膜の異なる2種類のMOS型トランジスタを内蔵させた半導体装置において、膜厚の厚いゲート膜を使用するMOS型トランジスタのホットキャリア耐性が低下し、長期信頼性の確保を困難にしていた。【解決手段】少なくとも膜厚の薄いゲート膜を使用するMOS型トランジスタのソース・ドレイン層端に、短チャネル効果防止用のポケット領域を有し、かつ膜厚の薄いゲート膜を使用するMOS型トランジスタのソース・ドレイン層端にはポケット領域を持たない構造をとる。【効果】所望のパンチスルー特性を確保したまま、ホットキャリア耐性に優れた、ゲート絶縁膜の異なる2種類のMOS型トランジスタを内蔵させた半導体装置を提供することが可能となる。
Claim (excerpt)：
ゲート絶縁膜厚の異なる2種類のMOS型トランジスタが同一基板上に設置される半導体装置において、少なくとも膜厚の薄いゲート膜を使用するMOS型トランジスタのソース・ドレイン層端に短チャネル効果防止用のポケット領域を有し、かつ膜厚の厚いゲート膜を使用するMOS型トランジスタのソース・ドレイン層端にはポケット領域を持たないことを特徴とする半導体装置。
IPC (4)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 21/336
FI (2)：
H01L 27/08 102 B ,  H01L 29/78 301 L
F-Term (24)：
5F040DA17 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EF02 ,  5F040EF18 ,  5F040EK01 ,  5F040EM02 ,  5F040EM05 ,  5F040FA08 ,  5F040FB02 ,  5F040FB04 ,  5F040FC13 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BB16 ,  5F048BC05 ,  5F048BC06 ,  5F048BC07 ,  5F048BC19 ,  5F048BC20 ,  5F048BG12
Patent cited by the Patent：
Cited by examiner (2)

Return to Previous Page

TOP

BOTTOM