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J-GLOBAL ID：200903064629495510

記憶サブシステム及び記憶制御装置

Inventor：
中山 信一

About 中山 信一

, 
横畑 静生

About 横畑 静生


Applicant, Patent owner：
株式会社日立製作所

About 株式会社日立製作所


Agent (1)： 小川 勝男 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999353806
Publication number (International publication number)：2001167040
Application date： Dec. 14, 1999
Publication date： Jun. 22, 2001
Summary：
【要約】【課題】 記憶制御装置の性能向上、特にファイバチャネルのもつ高速データ転送を生かすような高性能をもつとともに、信頼性の向上を図る。また複数種類のインタフェースをもつホストコンピュータを接続可能とする。【解決手段】 ループ133はファイバチャネルインタフェースをもつ共通のループ伝送路である。HIFC103,104,105は、各々インタフェースの異なるホストコンピュータ100,101,102と接続し、必要に応じファイバチャネルインタフェースとの間の変換機能を有する。制御プロセッサ114〜117は、HIFC103〜105によって共有されるプロセッサである。制御プロセッサ114〜117は、各々FCAL管理情報113を参照し、ループ133を流れるフレームのうち設定されたアドレスをもつフレームを取り込み、設定されたLUN範囲の入出力要求の処理をする。
Claim (excerpt)：
上位外部から受け取った入出力要求に応じて下位外部との間で入出力データの転送を制御する記憶制御装置において、前記記憶制御装置は、上位外部とのインタフェースに応じて前記入出力要求を受け取る少なくとも1台の外部インタフェースコントローラと、前記入出力要求の処理をする少なくとも1台の制御プロセッサと、前記外部インタフェースコントローラと前記制御プロセッサとの間に介在し、両者間の情報伝送の伝送路となるファイバチャネルインタフェースのループとを有することを特徴とする記憶制御装置。
IPC (2)：
G06F 13/10 340 ,  G06F 3/06 540
FI (2)：
G06F 13/10 340 A ,  G06F 3/06 540
F-Term (8)：
5B014EB05 ,  5B014FA04 ,  5B065BA01 ,  5B065CA04 ,  5B065CA11 ,  5B065CA15 ,  5B065CE21 ,  5B065ZA08
Patent cited by the Patent：
Cited by examiner (5)
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