フラッシュメモリセルの製造方法

Inventor： , ,
Applicant, Patent owner：
Agent (1)：中川周吉 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000197975
Publication number (International publication number)：2001024077
Application date： Jun. 30, 2000
Publication date： Jan. 26, 2001
Summary：

【要約】【課題】フラッシュメモリセルの浮遊ゲートを電荷障壁層を中心として上層部及び下層部に分けて構成することにより、浮遊ゲートからの電子流出を防止することのできるフラッシュメモリセルの製造方法を提供すること。【解決手段】本発明に係るフラッシュメモリセルの製造方法は、ゲート酸化膜の形成された半導体基板上に第1ポリシリコン層を形成する段階と、前記第1ポリシリコン層上に電荷障壁層を形成する段階と、前記電荷障壁層上に第2ポリシリコン層を形成する段階と、前記第2ポリシリコン層、電荷障壁層及び第1ポリシリコン層をパターニングし、これにより電荷障壁層を中心として上部ポリシリコン層及び下部ポリシリコン層に分割された形態を有する浮遊ゲートが形成される段階と、全体構造上に誘電体膜及び制御ゲート形成用ポリシリコン層を形成し、自己整列エッチング工程でパターニングして制御ゲートを形成する段階とを含んでなることを特徴とする。

Claim (excerpt)：

ゲート酸化膜の形成された半導体基板上に第1ポリシリコン層を形成する段階と、前記第1ポリシリコン層上に電荷障壁層を形成する段階と、前記電荷障壁層上に第2ポリシリコン層を形成する段階と、前記第2ポリシリコン層、電荷障壁層及び第1ポリシリコン層をパターニングし、これにより電荷障壁層を中心として上部ポリシリコン層及び下部ポリシリコン層に分割された形態を有する浮遊ゲートが形成される段階と、全体構造上に誘電体膜及び制御ゲート形成用ポリシリコン層を形成し、自己整列エッチング工程でパターニングして制御ゲートを形成する段階とを含んでなることを特徴とするフラッシュメモリセルの製造方法。

IPC (4)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2)：

H01L 29/78 371 , H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (4)

半導体不揮発性記憶装置
Gazette classification：公開公報 Application number：特願平5-258710 Applicant：ソニー株式会社
特開昭60-010679
不揮発性半導体記憶装置とその製造方法
Gazette classification：公開公報 Application number：特願平11-119848 Applicant：株式会社東芝

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