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J-GLOBAL ID：200903065220987337

III-V族化合物半導体膜とその成長方法、GaN系半導体膜とその形成方法、GaN系半導体積層構造とその形成方法、GaN系半導体素子とその製造方法

Inventor：
砂川 晴夫

About 砂川 晴夫

, 
碓井 彰

About 碓井 彰


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998062760
Publication number (International publication number)：1998312971
Application date： Mar. 13, 1998
Publication date： Nov. 24, 1998
Summary：
【要約】【課題】 成長するIII-V族化合物半導体層と基板結晶の熱膨張係数差、および格子定数差によって生じるクラックを抑え、欠陥の導入を抑制する。【解決手段】 マスク14により成長領域13を制限した基板を用いて、エピタキシャル成長によりIII-V族化合物半導体膜15のファセット構造を形成し(b)、マスク14を覆うまでファセット構造を発達させる(c)。さらに、ファセット構造を完全に埋め込む(d)。最終的に平坦な表面を有するIII-V族化合物半導体成長層を形成する(e)。
Claim (excerpt)：
III-V族化合物半導体のエピタキシャル成長において、基板表面にパターニングされたマスク材料により成長領域を形成する工程と、前記成長領域に前記基板と格子定数や熱膨張係数が異なるIII-V族化合物半導体を成長する工程と、前記成長領域で前記III-V族化合物半導体をファセット構造を形成しながら成長させ、隣接する成長領域のIII-V族化合物半導体とともに前記マスク材料を覆い、さらに前記ファセット構造を埋め込んで表面を平坦化する工程を有することを特徴するIII-V族化合物半導体の成長方法。
IPC (3)：
H01L 21/205 ,  C30B 29/40 ,  H01L 33/00
FI (3)：
H01L 21/205 ,  C30B 29/40 D ,  H01L 33/00 C
Patent cited by the Patent：
Cited by examiner (2)

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