半導体集積回路装置およびその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：筒井大和
Gazette classification：公開公報
Application number (International application number)：1994153163
Publication number (International publication number)：1996017944
Application date： Jul. 05, 1994
Publication date： Jan. 19, 1996
Summary：

【要約】【目的】 SRAMのメモリセルの蓄積ノード容量を増やしてソフトエラー耐性を向上させる。【構成】 6個のMISFETでメモリセルを構成した完全CMOS型のSRAMにおいて、メモリセルの駆動用MISFETQd1,Qd2 、転送用MISFETQt1,Qt2 および負荷用MISFETQp1,Qp2 のそれぞれのゲート電極6,10a,10bを構成する第1導電層の上層に形成した高融点金属シリサイド層でCMOSインバータの相互の入出力端子間を接続する一対の局所配線L1,L2 を形成し、この局所配線L1,L2 の上層に形成した基準電圧線20を局所配線L1,L2 と重なるように配置して容量を形成する。

Claim (excerpt)：

駆動用MISFETおよび負荷用MISFETからなる一対のCMOSインバータで構成されたフリップフロップ回路と、前記フリップフロップ回路の一対の入出力端子に接続された一対の転送用MISFETとでメモリセルを構成したSRAMを有する半導体集積回路装置であって、半導体基板の主面上に形成した第1導電層で前記駆動用MISFET、前記負荷用MISFETおよび前記転送用MISFETのそれぞれのゲート電極を形成し、前記第1導電層の上層に形成した第2導電層で前記一対のCMOSインバータの相互の入出力端子間を接続する一対の局所配線を形成し、前記第2導電層の上層に形成した第3導電層で前記駆動用MISFETのソース領域に接続される基準電圧線を形成し、前記基準電圧線を前記一対の局所配線と重なるように配置したことを特徴とする半導体集積回路装置。

IPC (4)：

H01L 21/8244 , H01L 27/11 , H01L 21/8238 , H01L 27/092

FI (2)：

H01L 27/10 381 , H01L 27/08 321 K

Patent cited by the Patent：

Cited by examiner (6)

特開昭59-121868
特開昭52-117063
特開平4-218956

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