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J-GLOBAL ID：200903066427060639

半導体装置の製造方法及び多層配線の作製方法

Inventor： 大倉 嘉之 ,  布藤 渉 ,  原田 秀樹
Applicant, Patent owner： 富士通株式会社
Agent (1)： 高橋 敬四郎
Gazette classification：公開公報
Application number (International application number)：1997264382
Publication number (International publication number)：1999102964
Application date： Sep. 29, 1997
Publication date： Apr. 13, 1999
Summary：

【要約】【課題】 比誘電率の小さい層間絶縁膜を用い、かつ層間コンタクト抵抗の増加を防止することが可能な半導体装置の製造方法を提供する。【解決手段】 半導体基板上に、Si-H結合を含むシリケートグラスからなる層間絶縁膜を堆積する。層間絶縁膜の上にレジストパターンを形成する。レジストパターンをマスクとして層間絶縁膜を部分的にエッチングし、レジストパターンの開口部分にビアホールを形成する。基板温度を150°C以下とし、レジストパターンを該レジストパターンをアッシング可能なプラズマ中でアッシング処理する。ビアホール内に導電層を形成する。

Claim (excerpt)：

半導体基板上に、Si-H結合を含むシリケートグラスからなる層間絶縁膜を堆積する工程と、前記層間絶縁膜の上に、レジストパターンを形成する工程と、前記レジストパターンをマスクとして前記層間絶縁膜を部分的にエッチングし、該レジストパターンの開口部分にビアホールを形成する工程と、基板温度を150°C以下とし、前記レジストパターンを、該レジストパターンをアッシング可能なプラズマ中でアッシング処理する工程と、前記ビアホール内に導電層を形成する工程とを含む半導体装置の製造方法。

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平8-043228   Applicant：シャープ株式会社
• レジスト・アッシング方法およびこれに用いるアッシング装置
  Gazette classification：公開公報   Application number：特願平7-313356   Applicant：ソニー株式会社