Pat
J-GLOBAL ID：200903068996778508

半導体装置の製造方法

Inventor：
宮野 清孝

About 宮野 清孝


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 竹村 壽
Gazette classification：公開公報
Application number (International application number)：1999375404
Publication number (International publication number)：2001189451
Application date： Dec. 28, 1999
Publication date： Jul. 10, 2001
Summary：
【要約】【課題】 シリコン半導体基板にアモルファス又はポリシリコンを堆積後高温処理を伴わずに選択的にこれを不純物拡散領域上のみ単結晶層に固相成長させる工程を経て残留したアモルファスや多結晶のシリコンをエッチング除去する。【解決手段】 ポリシリコンなどの層7を600°C程度の低温で半導体基板1上及びゲートを保護する絶縁膜4、5上に堆積させる。続いて600°C程度の熱処理でこれを固相成長させて半導体基板1上にシリコン単結晶層8を形成する。その後単結晶化しなかった絶縁膜4、5上のポリシリコンなどの選択エッチングを固相成長に続いて同じLP-CVD用反応室内で行う。反応室内でのエッチングは10Torr程度の減圧雰囲気、塩酸を水素で希釈したガス中で600°C〜800°C程度の温度領域で行う。この温度領域であれば、シリコン単結晶層8をエッチングせず絶縁膜4、5上に残留したポリシリコンなどの層のみを選択的にエッチングできる。
Claim (excerpt)：
半導体基板上にゲート酸化膜を介し、絶縁膜で被覆されたゲート電極を形成する工程と、反応室内において、前記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆するようにアモルファスシリコン膜もしくは多結晶シリコン膜を堆積させる工程と、前記反応室内において、前記アモルファスシリコン膜もしくは多結晶シリコン膜を選択的に固相成長させて前記半導体基板に接している部分のみ単結晶化する工程と、前記反応室内において、選択的に単結晶化した後前記絶縁膜上に残留したアモルファスシリコン膜もしくは多結晶シリコン膜をエッチング除去する工程とを備えたことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 29/78 ,  H01L 21/20
FI (2)：
H01L 21/20 ,  H01L 29/78 301 S
F-Term (26)：
5F040DA06 ,  5F040DA13 ,  5F040DC01 ,  5F040EC07 ,  5F040ED03 ,  5F040EF01 ,  5F040EF02 ,  5F040EF11 ,  5F040EH07 ,  5F040EK05 ,  5F040FA03 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FA12 ,  5F040FA16 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC00 ,  5F040FC07 ,  5F052AA11 ,  5F052DA01 ,  5F052DB02 ,  5F052JA01 ,  5F052JB02
Patent cited by the Patent：
Cited by examiner (15)
  • 半導体装置及びその製造方法
    Gazette classification：公開公報   Application number：特願平5-165385   Applicant：シャープ株式会社
  • 特開平2-163942
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平6-152211   Applicant：三洋電機株式会社
Show all

Return to Previous Page

TOP

BOTTOM