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J-GLOBAL ID：200903069512320541

半導体記憶装置

Inventor： 田中 寿実夫 ,  鎌田 英行
Applicant, Patent owner： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994081449
Publication number (International publication number)：1995287999
Application date： Apr. 20, 1994
Publication date： Oct. 31, 1995
Summary：

【要約】【目的】強誘電体キャパシタの絶縁膜に対してスクリーニングを行う場合に、スクリーニング時間の短縮、スクリーニングコストの低減を図り得る強誘電体メモリを提供する。【構成】通常動作モードおよびスクリーニングモードを有する強誘電体メモリにおいて、スクリーニングモード時に通常動作モード時に選択されるメモリセルMCより多数のメモリセルを同時に選択し、その強誘電体キャパシタCの絶縁膜の両端間に極性が交互に反転するパルス電圧を任意の回数印加するスクリーニング回路(21、22、23)を具備することを特徴とする。

Claim (excerpt)：

通常動作モードおよびスクリーニングモードを有する半導体記憶装置において、電極間絶縁膜に強誘電体を用いた情報記憶用のキャパシタと電荷転送用のMOSトランジスタとが直列に接続されてなるメモリセルが行列状に配列されたメモリセルアレイと、それぞれ同一行のメモリセルのMOSトランジスタのゲートに共通に接続された複数本のワード線と、それぞれ同一行のメモリセルのキャパシタのプレートに共通に接続された複数本のプレート線と、それぞれ同一列のメモリセルのMOSトランジスタの一端に共通に接続された複数本のビット線と、前記通常動作モード時にアドレス信号に基づいて前記複数本のワード線のうちの第1の本数のワード線を選択するワード線選択回路と、前記通常動作モード時にアドレス信号に基づいて前記複数本のプレート線のうちの第1の本数のプレート線を選択し、このプレート線の電圧を制御するプレート線選択回路と、前記スクリーニングモード時に通常動作モード時に選択されるメモリセルより多数のメモリセルを同時に選択し、その強誘電体キャパシタの絶縁膜の両端間に極性が交互に反転するパルス電圧を任意の回数印加するスクリーニング回路とを具備することを特徴とする半導体記憶装置。

IPC (6)：

G11C 29/00 303 ,  G11C 11/22 ,  G11C 14/00 ,  H01L 21/8242 ,  H01L 27/108 ,  H01L 27/10 451

FI (2)：

G11C 11/34 352 A ,  H01L 27/10 325 J

Patent cited by the Patent：

Cited by examiner (2)

• 特開平2-177194
  
• 強誘電体メモリの製造方法
  Gazette classification：公開公報   Application number：特願平3-236634   Applicant：オリンパス光学工業株式会社