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J-GLOBAL ID：200903070063776983

絶縁体上にひずみ層を形成する方法

Inventor： ジャック・オオン・チュ ,  クハリッド・エッズエルディン・イズメイル
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレイション
Agent (1)： 坂口 博 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998116473
Publication number (International publication number)：1998308503
Application date： Apr. 27, 1998
Publication date： Nov. 17, 1998
Summary：

【要約】【課題】 絶縁基板上にひずみSiおよびSiGe層を形成する。【解決手段】 SOI基板およびSOI基板を形成する方法は、第1の基板12上にSiおよび/またはSiGeのひずみ層16,17を形成する工程と、ひずみ層16,17上にSiおよび/またはSiO2 の層18を形成する工程と、上面に絶縁体層を有する第2の基板19をひずみ層17の上面に接合する工程と、第1の基板12を除去する工程とを含む。本発明は、絶縁基板上にひずみSi層およびSiGe層を形成する問題を克服する。

Claim (excerpt)：

絶縁体上にひずみ層を形成する方法において、第1の半導体基板を選択する工程と、前記第1の半導体基板上に、Si1-Y GeY の第1のエピタキシャル・グレーディッド層を形成する工程と、SiGeの第2の緩和層を形成する工程と、SiGeの第3のp++ドープト層を形成する工程と、SiおよびSiGeよりなる群から選択された第4のエピタキシャルひずみ層を形成する工程と、Si1-X GeX の第5の緩和層を形成する工程と、Siの第6の層を形成する工程と、SiおよびSiO2 よりなる群から選択された上層を有する第2の基板を選択する工程と、前記第6の層の上面と前記第2の基板とを接合する工程と、前記第1の基板と前記第1および第2の層とを除去する工程と、を含むことを特徴とする絶縁体上にひずみ層を形成する方法。

IPC (2)：

H01L 27/12 ,  H01L 21/20

FI (2)：

H01L 27/12 B ,  H01L 21/20

Patent cited by the Patent：

Cited by examiner (1)

• 集積CMOS回路装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平9-276394   Applicant：シーメンスアクチエンゲゼルシヤフト