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J-GLOBAL ID：200903070197376426

半導体記憶装置およびその製造方法

Inventor：
上田 健次

About 上田 健次

, 
宮本 恭子

About 宮本 恭子


Applicant, Patent owner：
松下電子工業株式会社

About 松下電子工業株式会社


Agent (1)： 滝本 智之 (外1名)
Gazette classification：公開公報
Application number (International application number)：1997166990
Publication number (International publication number)：1999017034
Application date： Jun. 24, 1997
Publication date： Jan. 22, 1999
Summary：
【要約】【課題】 サブミクロン以下の微細化が可能な、消去ゲートを備えたフローティングゲート型EEPROMの構造とその製造方法を提供する。【解決手段】 素子分離膜用酸化シリコン膜3を、P型シリコン基板1の内部に埋め込むことにより、従来の、素子分離膜をP型シリコン基板1上に形成する場合に比べて、フローティングゲート電極6、コントロールゲート電極8、消去ゲート電極12と、P型シリコン基板1との高低差を大幅に少なくすることができる。これにより、それぞれのゲート電極加工時のドライエッチのエッチ残りの問題が改善でき、またリソグラフィー時の焦点深度の確保が容易になり、サブミクロン以下の微細な、消去ゲートを備えたフローティングゲート型EEPROMを得ることができる。
Claim (excerpt)：
一導電型の半導体基板内に、前記一導電型とは反対の導電型のソース領域およびドレイン領域を備え、前記半導体基板内に素子分離領域となる素子分離絶縁膜を備え、前記素子分離絶縁膜によって分離された前記半導体基板の所定の領域に第一の絶縁膜を備え、前記第一の絶縁膜上にフローティングゲート電極を備え、前記フローティングゲート電極上に第二の絶縁膜を介してコントロールゲート電極を備え、トンネリング媒体となりうる絶縁膜を介して、前記フローティングゲート電極に接する消去ゲート電極を少なくとも備えていることを特徴とする半導体記憶装置。
IPC (4)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115
FI (2)：
H01L 29/78 371 ,  H01L 27/10 434
Patent cited by the Patent：
Cited by examiner (3)

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