半導体記憶装置およびその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：後藤洋介 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996145995
Publication number (International publication number)：1997331038
Application date： Jun. 07, 1996
Publication date： Dec. 22, 1997
Summary：

【要約】【課題】 DRAMの蓄積電極において,容量確保のために電極高さが高くなっても電極の剥がれ・倒れ等を防止して,セルが微細化しても容量が確保できる蓄積電極の形成容易な製造方法を提供することにある。【解決手段】半導体基板1上に素子分離領域2とゲート電極4がありその上に第1の層間絶縁膜5と第2の層間絶縁膜8が形成されている。第2の層間絶縁膜8上に第1の電極絶縁膜9があり,この第1,第2の層間絶縁膜5,8および第1の電極絶縁膜9中に,容量コンタクト10が形成されている。第1の電極絶縁膜9および容量コンタクト10上に第1の容量下部電極11と第2の電極絶縁膜12と第2の容量下部電極13が構成されている。第1,第2の電極絶縁膜および第1,第2の容量下部電極の側壁部に側壁容量下部電極14が形成され,容量下部電極が構成されている。

Claim (excerpt)：

半導体基板上に1個のトランジスタと,容量蓄積電極を有するキャパシタから構成されるメモリセルを複数個含む半導体記憶装置において,前記容量蓄積電極は,一端が前記トランジスタのソース領域,前記ソース領域に接触している導電体,ドレイン領域,及び前記ドレイン領域に接触している導電体の内のいずれか一方に接触している垂直柱部と,前記垂直柱部の他端と接触する水平部と,前記水平部の側面と接触し前記容量電極の側面部分を構成する垂直側面部との少なくとも三つの部分から構成され,前記水平部と前記垂直側面部との接触部は前記垂直側面部の両端部以外で接触していることを特徴とする半導体記憶装置。

IPC (4)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (2)：

H01L 27/10 621 C , H01L 27/04 C

Patent cited by the Patent：

Cited by examiner (4)

スタック型H字形セルキャパシタおよびその製造方法
Gazette classification：公開公報 Application number：特願平4-143656 Applicant：マイクロン・テクノロジー・インコーポレイテッド
半導体記憶素子及びその製造方法
Gazette classification：公開公報 Application number：特願平6-241540 Applicant：沖電気工業株式会社
特公平8-024174

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