論理回路の構成方法

Inventor： ,
Applicant, Patent owner：
Agent (1)：小川勝男
Gazette classification：公開公報
Application number (International application number)：1993316263
Publication number (International publication number)：1995168874
Application date： Dec. 16, 1993
Publication date： Jul. 04, 1995
Summary：

【要約】 (修正有)【目的】大規模な任意の論理機能に対し、効率的にパストランジスタを用い、高速、低消費電力、小面積な回路を自動構成する。【構成】複数の出力間(a)の13、14で共有可能な部分が存在する時、それらのうち少なくとも一部(a)の18を共有させた既約なBinary-Decision-Diagram(a)を構成し、Diagramの入力の値1で選択される枝(a)のE2、E4、E6を、Nチャネル電界効果型トランジスタによるパストランジスタ(b)のQ12、Q14、Q16のソース・ドレイン経路で置き換え、パストランジスタのゲート端子にはDiagramの入力の肯定信号A、Bを与え、Diagramの入力の値0で選択される枝(a)のE1、E3、E5を、パストランジスタ(b)のQ11、Q13、Q15で置き換える。必要によって回路動作を良好にするために、増幅器を回路内部に論理関係を損なわないように挿入する。

Claim (excerpt)：

電界効果型トランジスタを備える論理回路の構成方法であって、複数の出力間で共有可能な部分が存在する時、それらのうち少なくとも一部を共有させた既約なBinary-Decision-Diagramを構成し、上記Diagramの入力の値1で選択される枝を、Nチャネル電界効果型トランジスタによるパストランジスタのソース・ドレイン経路で置き換え、該パストランジスタのゲート端子には上記Diagramの入力の肯定信号を与え、上記Diagramの入力の値0で選択される枝を、Nチャネル電界効果型トランジスタによるパストランジスタのソース・ドレイン経路で置き換え、該パストランジスタのゲート端子には上記Diagramの入力の否定信号を与えることを特徴とする論理回路の構成方法。

IPC (2)：

G06F 17/50 , H03K 19/0944

FI (2)：

G06F 15/60 360 K , H03K 19/094 A

Patent cited by the Patent：

Cited by examiner (1)

論理回路
Gazette classification：公開公報 Application number：特願平4-007023 Applicant：日本電気株式会社

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