電極間に小面積のコンタクトを製造するための方法

Inventor：
Applicant, Patent owner：
Agent (1)：佐藤一雄 (外3名)
Gazette classification：公表公報
Application number (International application number)：1998531338
Publication number (International publication number)：2001504279
Application date： Oct. 02, 1997
Publication date： Mar. 27, 2001
Summary：

【要約】カルコゲナイドメモリで使用するための電極構造が開示されている。この電極はほぼ切頭円錐形であり、酸化物パターンの下方のポリシリコン層をアンダーカットエッチングすることによって形成することが好ましい。このような構造では、カルコゲナイド材料を通過する電流密度を改善できる。

Claim (excerpt)：

基板上に導電層を設ける工程と、前記導電層の盛り上げられた部分を形成するように前記導電層をパターン化する工程と、前記盛り上げられた部分を含む前記導電層上に絶縁層を設ける工程と、前記導電層の前記盛り上げられた部分の一部を露出するように前記絶縁層の一部を選択的に除去する工程と、を備えた電気的コンタクトを製造する方法。

IPC (3)：

H01L 27/10 451 , H01L 21/027 , H01L 45/00

FI (3)：

H01L 27/10 451 , H01L 45/00 C , H01L 21/30 579

Patent cited by the Patent：

Cited by examiner (5)

特開平3-192721
特開平3-192721
薄膜半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平5-293851 Applicant：富士ゼロックス株式会社

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