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J-GLOBAL ID：200903070665476654

半導体装置の製造方法

Inventor：
國清 辰也

About 國清 辰也


Applicant, Patent owner：
三菱電機株式会社

About 三菱電機株式会社


Agent (1)： 吉田 茂明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999135236
Publication number (International publication number)：2000332237
Application date： May. 17, 1999
Publication date： Nov. 30, 2000
Summary：
【要約】【課題】 リーク電流の低減とゲート絶縁膜の信頼性の向上とを、両立的に実現する。【解決手段】 半導体基板1の主面の中のチャネル領域5に、窒素を含有するチャネル層7が形成された後に、熱酸化処理が施されることにより、半導体基板1の主面の上に、ゲート絶縁膜9および絶縁膜10が、酸化膜として形成される。窒素が導入された領域では、酸化反応が抑制されるので、絶縁膜10は、ゲート絶縁膜9よりも厚く形成される。しかも、ゲート絶縁膜9と絶縁膜10の接続部の周囲において、酸化にともなう応力の発生が抑制される。
Claim (excerpt)：
半導体基板の主面に選択的に形成されたチャネル領域と、当該チャネル領域を挟むように半導体基板の主面に選択的に形成された一組のソース/ドレイン領域と、ゲート絶縁膜を挟んでチャネル領域に対向するゲート電極とを備える半導体装置を製造する方法において、(a)前記半導体基板を準備する工程と、(b)前記チャネル領域に相当する前記半導体基板の主面の部分に選択的に窒素を導入するチャネル位置選択工程と、(c)前記半導体基板の主面を酸化させることにより、前記主面の上に絶縁膜を前記チャネル領域よりも前記一組のソース/ドレイン領域において厚く形成する酸化工程と、(d)前記絶縁膜の上に電極材料を堆積する工程と、(e)選択的エッチングを用いて前記電極材料を選択的に除去することにより、前記ゲート電極を形成するゲート形成工程と、を備える半導体装置の製造方法。
IPC (3)：
H01L 29/78 ,  H01L 21/265 ,  H01L 21/316
FI (3)：
H01L 29/78 301 G ,  H01L 21/316 S ,  H01L 21/265 J
F-Term (37)：
5F040DA00 ,  5F040DA01 ,  5F040DA12 ,  5F040DA18 ,  5F040DC01 ,  5F040EC01 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EC19 ,  5F040ED01 ,  5F040ED03 ,  5F040ED09 ,  5F040EE05 ,  5F040EF02 ,  5F040EK02 ,  5F040EK05 ,  5F040EM01 ,  5F040EM02 ,  5F040EM03 ,  5F040FA17 ,  5F040FA19 ,  5F040FB02 ,  5F040FB04 ,  5F040FC04 ,  5F040FC10 ,  5F040FC13 ,  5F040FC15 ,  5F040FC19 ,  5F058BA06 ,  5F058BC02 ,  5F058BC11 ,  5F058BE07 ,  5F058BF62 ,  5F058BH01 ,  5F058BJ01 ,  5F058BJ10
Patent cited by the Patent：
Cited by examiner (7)
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