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J-GLOBAL ID：200903070800410448

半導体装置、半導体装置の製造方法、半導体基板の製造方法

Inventor： 杉山 直治 ,  手塚 勉 ,  水野 智久 ,  高木 信一
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2002045597
Publication number (International publication number)：2003243667
Application date： Feb. 22, 2002
Publication date： Aug. 29, 2003
Summary：

【要約】【課題】 本発明では絶縁層上に形成されたSiGe結晶層に接合するひずみSi層をチャネル層に用いるMIS型電界効果トランジスタにおいて、絶縁層とSiGe結晶層との界面の欠陥等に起因する問題が、リーク電流特性等に悪影響を与えないよう改良する。【解決手段】 本発明にかかる半導体装置は、絶縁層20と、絶縁層20上のSiGe結晶層30と、SiGe結晶層30の側面に設けられ、ひずみSi層40と、ひずみSi層40に設けられたソース領域50及びドレイン領域60と、ゲート絶縁層70及びゲート電極80とを備え、ひずみSi層40におけるチャネル形成面の面積が、SiGe結晶層30の底面の面積よりも大であるMIS型電界効果トランジスタを備える。

Claim (excerpt)：

主面を有する絶縁層と、前記絶縁層の前記主面上に設けられ、前記絶縁層の前記主面側の底面と、側面及び上面を有する第1の半導体層と、前記第1の半導体層の少なくとも前記側面上に設けられ、前記第1の半導体層と異なる格子定数を有し、互いに離間して設けられたソース領域及びドレイン領域を有し前記ソース領域及びドレイン領域により定義されるチャネル領域を形成する第2の半導体層と、前記第2の半導体層の前記チャネル領域上に設けられたゲート絶縁層及びゲート電極とを備え、前記チャネル領域のチャネル長方向が前記絶縁層の前記主面とほぼ平行であり、前記第2の半導体層表面における前記チャネル領域の面積が、前記第1半導体層の前記底面の面積よりも大であるMIS型電界効果トランジスタを備える半導体装置。

FI (3)：

H01L 29/78 618 C ,  H01L 29/78 613 A ,  H01L 29/78 617 K

F-Term (26)：

5F110AA06 ,  5F110AA30 ,  5F110BB03 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE22 ,  5F110EE32 ,  5F110FF02 ,  5F110FF23 ,  5F110GG01 ,  5F110GG02 ,  5F110GG07 ,  5F110GG12 ,  5F110GG17 ,  5F110GG19 ,  5F110GG22 ,  5F110GG25 ,  5F110GG29 ,  5F110GG41 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HK09 ,  5F110HK31 ,  5F110QQ17