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J-GLOBAL ID：200903070957993625

半導体素子及びその製造方法

Inventor： ジャエ-スーン クウォン
Applicant, Patent owner： エルジー セミコン カンパニー リミテッド
Agent (1)： 笹島 富二雄 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998141462
Publication number (International publication number)：1999026726
Application date： May. 22, 1998
Publication date： Jan. 29, 1999
Summary：

【要約】 (修正有)【課題】半導体素子の構造をドーム型に形成し、集積度を向上させて静電容量を増加し得る半導体素子及びその製造方法を提供する。【解決手段】突出部21aを有する半導体基板21上にゲート酸化層23を形成し、ゲート酸化層23にポリシリコン層の側壁スペーサ形態のゲート電極25を形成し、ゲート電極25の外側の半導体基板21内にドレイン21cを形成し、ドレイン21c上の絶縁層を食刻してコンタクトホール28及び各絶縁層パターン26a、26bを形成し、コンタクトホール28及び各絶縁層パターン26a、26b上にポリシリコン層を形成しパターニングしてノード電極29aを形成し、ノード電極29a及び絶縁層パターン26b上に誘電物質の層間絶縁層30を形成し、層間絶縁層30上にプレート電極31及び絶縁層32を順次形成し、突出部21a上面にコンタクトホール34を食刻形成してコンタクトホール34の側壁に側壁スペーサ35を形成し、パターニングして、ビットライン36を形成する。

Claim (excerpt)：

突出部(21a)を有する半導体基板(21)と、上記突出部(21a)の側面及び該突出部(21a)に隣接した上記半導体基板(21)の上面に形成された第1絶縁層(23)と、上記突出部(21a)側方の前記第1絶縁層(23)の上面に形成された導電型のポリシリコン側壁スペーサ(25)と、上記突出部(21a)上面に形成された第1不純物領域(21b)と、上記導電型のポリシリコン側壁スペーサ(25)の外側の半導体基板(1)内に形成された第2不純物領域(21c)と、上記導電型のポリシリコン側壁スペーサ(25)の表面に形成された絶縁層パターン(26a)と、上記第2不純物領域(21c)と接触し、上記絶縁層パターン(26a)上に形成されたキャパシタ第1電極(29a)と、該キャパシタ第1電極(29a)の上面に形成された層間絶縁層(30)と、該層間絶縁層(30)上に形成されたキャパシタ第2電極(31)と、を含んで構成されることを特徴とする半導体素子。

IPC (3)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 29/78

FI (4)：

H01L 27/10 671 A ,  H01L 27/10 621 Z ,  H01L 27/10 651 ,  H01L 29/78 301 V

Patent cited by the Patent：

Cited by examiner (2)

• 特開平4-290468
  
• ダイナミツク型半導体記憶装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平3-286258   Applicant：株式会社東芝