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J-GLOBAL ID：200903072009024251

堀込みゲートMOSトランジスタの製造方法。

Inventor：
田邊 昭

About 田邊 昭


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 鈴木 章夫
Gazette classification：公開公報
Application number (International application number)：1996124629
Publication number (International publication number)：1997307105
Application date： May. 20, 1996
Publication date： Nov. 28, 1997
Summary：
【要約】【課題】 堀込みゲートMOSトランジスタは、チャネル部分のシリコン基板を堀込むため、堀込み領域の側面にもチャネルが形成され、チャネル長が長くなりかつ寄生容量が増大される。【解決手段】 シリコン基板101上に逆導電型の不純物を含んだシリコン酸化膜105を堆積し、このシリコン酸化膜105をチャネル部分で開口する。これをマスクとしてシリコン基板101にチャネルのイオン注入を行ない、かつシリコン基板の表面を酸化してゲート酸化膜107を形成する。そして基板全面に導電膜108を堆積し、これを選択エッチングしてゲート電極を形成する。その上でシリコン酸化膜に含まれる不純物をシリコン基板に拡散させてLDD領域を形成し、さらにソース・ドレイン領域を形成する。チャネル部分がシリコン基板に対して堀込まれないため、チャネル長の増加や移動度の低下が発生せず、寄生容量が低減でき、かつチャネル移動度の向上により高速動作が可能でかつ低消費電力のMOSトランジスタが製造できる。
Claim (excerpt)：
一導電型のシリコン基板上に逆導電型の不純物を含んだシリコン酸化膜を堆積する工程と、前記シリコン酸化膜をチャネル部分で開口してチャネル部分の前記シリコン基板を露呈させる工程と、前記シリコン酸化膜をマスクとして前記シリコン基板の露呈された表面にチャネルのイオン注入を行う工程と、次いで露呈されたシリコン基板の表面を酸化してゲート酸化膜を形成する工程と、基板全面に導電膜を堆積し、これを選択エッチングして前記チャネル部分を覆う領域にゲート電極を形成する工程と、前記シリコン酸化膜に含まれる不純物を前記シリコン基板に拡散させてLDD領域を形成する工程と、前記シリコン酸化膜をゲート電極の直下にのみ残すエッチングを行い、かつゲート電極を利用してソース・ドレイン領域に逆導電型の不純物をイオン注入してソース・ドレイン領域を形成する工程を含むことを特徴とする堀込みゲートMOSトランジスタの製造方法。
IPC (3)：
H01L 29/78 ,  H01L 21/336 ,  H01L 29/41
FI (3)：
H01L 29/78 301 P ,  H01L 29/44 C ,  H01L 29/78 301 L
Patent cited by the Patent：
Cited by examiner (3)

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