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J-GLOBAL ID：200903073346077134

3次元集積回路の製造方法

Inventor： ペーター ラム ,  ラインホールドゥ ブッフネル
Applicant, Patent owner： フラウンホッファー-ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー.ファオ.
Agent (1)： 三澤 正義
Gazette classification：公開公報
Application number (International application number)：1995244732
Publication number (International publication number)：1996213548
Application date： Sep. 22, 1995
Publication date： Aug. 20, 1996
Summary：

【要約】【課題】 歩留まりを向上させて製造コストを低減させることができる3次元集積回路の製造方法を提供する。【解決手段】 本発明による方法では、2つのプロセス化の完了した第1および第2の部品基層(1,7)が互いに結合される。予め上の第2の部品基層(7)は機能テストを受け、この機能テストテストにより第2の部品基層(7)の機能能力がある完全なチップが選択される。続いてこの第2の部品基層(7)は裏側から薄くされ、個々のチップに分割される。次に、選択された機能能力がある完全なチップだけが接着層を備えた第1の部品基層(1)の上に並べられて調整されてはりつけられる。

Claim (excerpt)：

同時に多くの独立した部品および回路を持つ1つあるいは複数のプロセス化の完了した部品(3)を有する第1の面を第1の側に含む第1の部品基層(1)を準備し、その際に複数の部品面の部品および回路が堆積部品を形成する第1のステップと;機能能力がある部品、堆積部品および回路を第2の部品基層(7)の第2の側に有しこの第2の側に補助基層(13)が接合されている複数のチップを準備する第2のステップと;この第2のステップにおいて準備された機能能力がある部品、部品堆積および回路を有する前記チップを前記第1の部品基層(1)の第1の側に並べてはりつける第3のステップと;この第3のステップにおいて前記第1の部品基層(1)にはりつけられた前記チップから前記補助基層(13)を除去する第4のステップと;前記第3のステップにおいて前記第1の部品基層(1)にはりつけられた前記チップの部品、堆積部品あるいは回路と、前記第1の部品基層(1)の部品、堆積部品あるいは回路との間の電気的接続部材を作る第5のステップとを有することを特徴とする3次元集積回路の製造方法。

IPC (4)：

H01L 27/00 301 ,  H01L 21/86 ,  H01L 21/98 ,  H01L 25/00

Patent cited by the Patent：

Cited by examiner (4)

• 特開平1-140652
  
• 積層型半導体集積回路
  Gazette classification：公開公報   Application number：特願平4-263544   Applicant：シャープ株式会社
• 特開平1-098253
  
• 特開昭63-213943