半導体装置の製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：藤巻正憲
Gazette classification：公開公報
Application number (International application number)：1998148172
Publication number (International publication number)：1999340424
Application date： May. 28, 1998
Publication date： Dec. 10, 1999
Summary：

【要約】【課題】リソグラフィ工程を追加することなく、高温で長時間の熱処理が可能であると共に、小さい占有面積で高抵抗の抵抗素子を有する半導体装置の製造方法を提供する。【解決手段】半導体基板上にNMOSトランジスタ形成領域、PMOSトランジスタ形成領域及び拡散層抵抗形成領域を分離する素子分離膜を形成し、下層絶縁膜113及び上層絶縁膜114の2層からなる絶縁膜を形成する。イオン注入用マスクを形成し、上層絶縁膜114をエッチングした後、イオン注入を行うことによりN+高濃度拡散層116及びP+高濃度拡散層118を形成する。下層絶縁膜113が半導体基板表面を覆っている状態で、熱処理を行う。下層絶縁膜113をエッチングし、高融点金属を形成した後、熱処理を行い、ゲート電極19、N+高濃度拡散層116及びP+高濃度拡散層118の上部に夫々シリサイド121,119,120を形成する。

Claim (excerpt)：

半導体基板上に素子分離絶縁膜を形成してNMOSトランジスタ形成予定領域、PMOSトランジスタ形成予定領域及び拡散層抵抗形成予定領域を区画する工程と、前記NMOSトランジスタ形成予定領域及びPMOSトランジスタ形成予定領域にゲート絶縁膜及びゲート電極を形成する工程と、NMOSトランジスタのソース・ドレイン領域及び抵抗部となる部分にN型イオンを選択的に注入する工程と、PMOSトランジスタのソース・ドレイン領域となる部分にP型イオンを選択的に注入する工程と、前記ゲート電極の側面に側壁絶縁膜を形成する工程と、全面に下層絶縁膜及び上層絶縁膜を形成する工程と、前記上層絶縁膜を選択的に除去し前記下層絶縁膜を介して前記NMOSトランジスタの高濃度ソース・ドレイン領域及び抵抗の電極部となる部分にN型イオンを選択的に注入する工程と、前記上層絶縁膜を選択的に除去し前記下層絶縁膜を介して前記PMOSトランジスタの高濃度ソース・ドレイン領域となる部分にP型イオンを選択的に注入する工程と、前記上層絶縁膜をマスクとして前記下層絶縁膜を選択的に除去した後高融点金属膜を被着する工程と、熱処理して前記高融点金属膜をシリサイド化する工程と、を有することを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 27/04 , H01L 21/822 , H01L 21/265

FI (2)：

H01L 27/04 R , H01L 21/265 H

Patent cited by the Patent：

Cited by examiner (3)

特開平4-094567
半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願平7-333233 Applicant：三菱電機株式会社
特開昭51-098992

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