MOSトランジスタのシャロートレンチ分離領域の形成方法

Inventor：
Applicant, Patent owner：
Agent (1)：京本直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000157125
Publication number (International publication number)：2001338987
Application date： May. 26, 2000
Publication date： Dec. 07, 2001
Summary：

【要約】【課題】MOSトランジスタを含んだ半導体装置において、次世代の露光技術を採用せずに、ラッチアップ耐量の低下を抑制しながら、消費電力の急激な上昇を抑制して高速化を達成することが容易になるSTIの形成方法を提供する。【解決手段】シャロートレンチ3からなるSTIにおいて、素子形成領域2aに隣接してシャロートレンチ3より浅いシャロートレンチ6aを形成する。

Claim (excerpt)：

シリコン基板の表面の第1および第2の素子形成領域の周辺に、異方性エッチングにより第1の深さを有した第1のシャロートレンチを形成し、該第1のシャロートレンチに埋め込み絶縁膜を埋め込む工程と、前記第1の素子形成領域に形成される第1のゲート電極形成領域において、該第1の素子形成領域と前記埋め込み絶縁膜との境界を含んだ該第1のゲート電極形成領域の該埋め込み絶縁膜への延在部の少なくとも一部に、該第1のゲート電極形成領域より広い幅を有した開口部を有し、さらに、前記第2の素子形成領域と該第2の素子形成領域に形成される第2のゲート電極形成領域とを覆う姿態を有したフォトレジスト膜パターンを形成する工程と、前記フォトレジスト膜パターンをマスクにした前記埋め込み絶縁膜の異方性エッチングにより、前記第1の深さより浅い第2の深さを有した第2のシャロートレンチを該埋め込み絶縁膜に形成する工程と、熱酸化によりゲート酸化膜を形成し、該ゲート酸化膜を介して前記第1,第2の素子形成領域の表面上に第1,第2のゲート電極を形成し、ソース・ドレイン領域を形成する工程とを有することを特徴とするMOSトランジスタのシャロートレンチ分離領域の形成方法。

IPC (5)：

H01L 21/8234 , H01L 27/088 , H01L 21/76 , H01L 27/08 331 , H01L 29/78

FI (5)：

H01L 27/08 331 A , H01L 27/08 102 C , H01L 21/76 L , H01L 29/78 301 G , H01L 29/78 301 R

F-Term (34)：

5F032AA34 , 5F032AA39 , 5F032AA44 , 5F032AA67 , 5F032CA17 , 5F032DA12 , 5F032DA24 , 5F032DA25 , 5F032DA34 , 5F032DA53 , 5F032DA78 , 5F040DA01 , 5F040DA02 , 5F040DA27 , 5F040DB01 , 5F040DC01 , 5F040EC01 , 5F040EC07 , 5F040EC13 , 5F040EK05 , 5F040FC10 , 5F040FC21 , 5F040FC23 , 5F048AA04 , 5F048AB03 , 5F048AC01 , 5F048AC03 , 5F048BA01 , 5F048BB01 , 5F048BB05 , 5F048BB08 , 5F048BD01 , 5F048BD07 , 5F048BG14

Patent cited by the Patent：

Cited by examiner (1)

トランジスタの構造及び製造方法
Gazette classification：公開公報 Application number：特願平9-258198 Applicant：エルジイ・セミコン・カンパニイ・リミテッド

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