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J-GLOBAL ID：200903074434407280
論理ブロック配置方法、遅延ライブラリ及び遅延時間算出方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
前田 弘 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998266720
Publication number (International publication number)：2000099554
Application date： Sep. 21, 1998
Publication date： Apr. 07, 2000
Summary：
【要約】【課題】 配線抵抗による電源電圧降下現象を考慮しながら動作タイミングを改善できるようにすると共に、低消費電力化を図れるようにする。【解決手段】 まず、電源電圧マップ作成工程ST01において、セル配置領域における電源配線の配線位置に起因する動作電源電圧の分布を表わす電源電圧マップを作成する。次に、初期配置決定工程ST02において、概略配置1のためのセルの初期配置を行ない、例えば、パッドセルをチップの周縁部に、それ以外のセルをチップの中心部に配置する。次に、動作タイミング改善工程ST03において、電源電圧降下を考慮した各セルの動作タイミングの改善を行なう。続いて、セル群分割工程ST06においてセル群を分割する。タイミングの改善処理及び消費電力の低減処理を所定回数分だけ繰り返した後、詳細配置工程ST07において、セルの詳細配置を行なう。
Claim (excerpt)：
動作周波数を制約条件とするタイミングドリブン配置法を用いて、半導体集積回路を構成する機能ブロック又は論理セルからなる複数の論理ブロックを配置領域に配置する論理ブロック配置方法であって、前記配置領域における、電源配線の配線位置に起因する前記論理ブロックごとの動作電源電圧の分布を表わす電源電圧マップを作成する電源電圧マップ作成工程と、前記複数の論理ブロックの初期配置を決定する初期配置決定工程と、前記電源電圧マップの電圧値に基づいて前記複数の論理ブロックごとに遅延時間を算出し、算出した遅延時間が短縮されるように前記複数の論理ブロックを再配置することにより、前記複数の論理ブロックの各動作タイミングを改善する動作タイミング改善工程と、前記電源電圧マップの電圧値に基づいて前記複数の論理ブロックごとに消費電力を算出し、算出した消費電力値が小さくなるように前記論理ブロックの出力側の駆動能力を下げることにより、前記複数の論理ブロックの各消費電力を低減する消費電力低減工程と、再配置された前記複数の論理ブロックを、それぞれが複数の論理ブロックを含むように分割して複数の分割ブロック群を生成する分割ブロック群生成工程と、前記複数の分割ブロック群ごとに、前記動作タイミング改善工程、消費電力低減工程及び分割ブロック群生成工程を順次繰り返す繰り返し工程と、再配置された複数の論理ブロックを、互いに重ならないように且つ動作タイミングを満たすように再配置する詳細配置工程とを備えていることを特徴とする論部ブロック配置方法。
IPC (3)：
G06F 17/50
, G01R 31/28
, H01L 21/82
G06F 15/60 658 T
, G01R 31/28 F
, G06F 15/60 656 D
, G06F 15/60 656 Z
, G06F 15/60 658 U
, G06F 15/60 658 A
, G06F 15/60 668 K
, G06F 15/60 668 Q
, H01L 21/82 C
