Pat
J-GLOBAL ID:200903074785748491
半導体メモリセルのキャパシタ構造及びその作製方法
Inventor:
,
Applicant, Patent owner:
Agent (1):
山本 孝久
Gazette classification:公開公報
Application number (International application number):1997003059
Publication number (International publication number):1998200072
Application date: Jan. 10, 1997
Publication date: Jul. 31, 1998
Summary:
【要約】【課題】水素ガス雰囲気中での熱処理によっても損傷を受け難い上部電極を有する半導体メモリセルのキャパシタ構造及びその作製方法を提供する。【解決手段】半導体メモリセルのキャパシタ構造は、下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極とから構成され、該上部電極は、部分的に酸化されたPt<SB>1-x</SB>Ru<SB>x</SB>(但し、0.15≦x<1.0)から成る。
Claim (excerpt):
下部電極と、該下部電極上に形成された強誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上に形成された上部電極とから構成され、該上部電極は、部分的に酸化されたPt<SB>1-x</SB>Ru<SB>x</SB>(但し、0.15≦x<1.0)から成ることを特徴とする半導体メモリセルのキャパシタ構造。
IPC (8):
H01L 27/108
, H01L 21/8242
, H01L 27/04
, H01L 21/822
, H01L 27/10 451
, H01L 21/8247
, H01L 29/788
, H01L 29/792
FI (6):
H01L 27/10 651
, H01L 27/10 451
, H01L 27/04 C
, H01L 27/10 621 Z
, H01L 27/10 621 B
, H01L 29/78 371
Patent cited by the Patent: