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J-GLOBAL ID：200903076200552930
半導体装置及びその製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
宮田 金雄 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999201609
Publication number (International publication number)：2001028425
Application date： Jul. 15, 1999
Publication date： Jan. 30, 2001
Summary：
【要約】【課題】 デザインルールを変更することなくチップ面積が小さく高出力な半導体装置と、この半導体装置を簡単な工程で製造する製造方法を提供する。【解決手段】 チャネル幅の延長方向が互いのチャネル幅の一端側で直交する第1,第2のチャネル領域40a、40b、これに隣接する第1のソース電極(ソース配線20の下層)と第1のドレイン電極(ドレイン配線22の下層)、及び第1のゲート電極18aを有する第1の半導体素子と、この第1の半導体素子に隣接し第1の半導体素子の第1のソース電極または第1のドレイン電極を第1のゲート電極18aと共有する第2のゲート電極18bを有する第2の半導体素子と、を備えたもので、ゲート幅方向の活性領域の長さを長くせずにゲート幅を長くすることができ、小形の高出力FET半導体装置を得ることができる。
Claim (excerpt)：
第1,第2の主面を有する半導体基板と、この半導体基板の第1の主面に配設された活性領域と、この活性領域に配設された第1の半導体素子であって、チャネル幅の延長方向が互いのチャネル幅の一端側で直交する第1,第2のチャネル領域、この第1,第2のチャネル領域に隣接しこれら第1,第2のチャネル領域を挟んで互いに対向し上記活性領域表面にオーミック接続して配設された第1のソース電極と第1のドレイン電極、および上記第1,第2のチャネル領域の表面上に配設されそれぞれのチャネル領域に隣接する上記第1のソース電極と第1のドレイン電極に沿って屈曲した第1のゲート電極を有する第1の半導体素子と、この第1の半導体素子に隣接して上記活性領域に配設された第2の半導体素子であって、上記第1のソース電極または第1のドレイン電極のいずれか一方を介して上記第1,第2のチャネル領域に隣接して配設された第3,第4のチャネル領域、この第3,第4のチャネル領域を挟んで上記第1のドレイン電極または第1のソース電極と互いに対向し上記活性領域表面にオーミック接続して配設された第2のソース電極または第2のドレイン電極、及び上記第3,第4のチャネル領域の表面上に配設され上記第1のソース電極または第1のドレイン電極に沿って屈曲し、第1のゲート電極と上記第1のソース電極または第1のドレイン電極を共有する第2のゲート電極とを有し、上記第2のゲート電極が第1のゲート電極と上記第1のソース電極または第1のドレイン電極を共有してなる第2の半導体素子と、を備えた半導体装置。
F-Term (16)：
5F102FA01
, 5F102FA02
, 5F102GA01
, 5F102GB02
, 5F102GC01
, 5F102GD01
, 5F102GJ05
, 5F102GL05
, 5F102GS09
, 5F102GS10
, 5F102GT02
, 5F102GV01
, 5F102HC01
, 5F102HC07
, 5F102HC10
, 5F102HC30
Cited by examiner (8)
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