Pat

J-GLOBAL ID：200903080319296386

設計検証装置

Inventor： 小野 邦夫
Applicant, Patent owner： 株式会社ルネサステクノロジ
Agent (3)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
Gazette classification：公開公報
Application number (International application number)：2007038850
Publication number (International publication number)：2008204127
Application date： Feb. 20, 2007
Publication date： Sep. 04, 2008
Summary：

【課題】半導体回路の静電放電耐性の設計検証精度を向上させることが可能な技術を提供する。【解決手段】抽出要素合成部22は、要素抽出部20で回路設計データから抽出された複数のパッド、保護回路及び設計抵抗と、寄生抵抗抽出部21でレイアウト設計データから抽出された電源配線の寄生抵抗とを合成して、それらの接続関係が記述された第1ネットリストを生成する。クリティカルパス取得部23は、第1ネットリストに基づいて、パッド間での複数の経路において静電放電電流が流れやすい少なくとも2つの経路をクリティカルパスとして求め、保護回路除去部24は、第1ネットリストにおいて、パッド間のクリティカルパス以外の経路に存在する保護回路を除去した第2ネットリストを生成する。静電放電耐性評価部27では、第2ネットリストに基づいてパッド間の静電放電耐性が評価される。【選択図】図2

Claim (excerpt)：

複数のパッド、静電放電に対する保護回路、所定の機能を有する回路ブロック及び電源配線を備える半導体回路の静電放電耐性を設計検証する設計検証装置であって、 前記半導体回路における、前記複数のパッド、前記保護回路、設計抵抗及び前記電源配線の寄生抵抗の間の接続関係を示す第1データに基づいて、2つの前記パッドの間での複数の経路において静電放電電流が流れやすい少なくとも2つの経路をクリティカルパスとして求めるクリティカルパス取得部と、 前記第1データにおいて、前記複数の経路における前記クリティカルパス以外の経路に存在する前記保護回路を除去した第2データを生成する保護回路除去部と、 前記第2データに基づいて、前記2つの前記パッドの間の静電放電耐性を評価する評価部と を備える、設計検証装置。

IPC (3)：

G06F 17/50 ,  H01L 21/822 ,  H01L 27/04

FI (2)：

G06F17/50 666Z ,  H01L27/04 H

F-Term (14)：

5B046AA08 ,  5B046BA04 ,  5B046JA03 ,  5F038BH02 ,  5F038BH04 ,  5F038BH06 ,  5F038BH07 ,  5F038BH13 ,  5F038BH15 ,  5F038CD02 ,  5F038CD12 ,  5F038EZ09 ,  5F038EZ10 ,  5F038EZ20

Patent cited by the Patent：

Cited by applicant (1)

• 半導体集積回路の静電放電の解析方法及び解析プログラム
  Gazette classification：公開公報   Application number：特願2003-173850   Applicant：株式会社東芝