半導体記憶装置

Inventor：
Applicant, Patent owner： ,
Agent (1)：大西健治
Gazette classification：公開公報
Application number (International application number)：1995185386
Publication number (International publication number)：1997036728
Application date： Jul. 21, 1995
Publication date： Feb. 07, 1997
Summary：

【要約】【目的】出力端子に電源電位もしくは接地電位から電流が流れ込むことによって基板電位が上昇することを防止した出力バッファ回路を提供する。。【構成】出力バッファ回路を第1の電位が印加された第1の電位ノードVDDと、第2の電位が印加された第2の電位ノードGNDと、出力端子OUTと、第1および第2の入力端子3、4と、第1の電位ノードと出力端子との間に接続された第1のトランジスタ14と、第2の電位ノードと出力端子との間に接続された第2のトランジスタ15と、第1の入力端子と第1のトランジスタのゲートとの間に接続された第1のインバータ1と、第2の入力端子と第2のトランジスタのゲートとの間に接続された第2のインバータ2と、第1のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに第2の電位が印加されている第3のトランジスタ16と、第2のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第2の電位が印加されている第4のトランジスタ17で構成する。

Claim (excerpt)：

第1の電位が印加された第1の電位ノードと、第2の電位が印加された第2の電位ノードと、出力端子と、第1および第2の入力端子と、前記第1の電位ノードと前記出力端子との間に接続された第1のトランジスタと、前記第2の電位ノードと前記出力端子との間に接続された第2のトランジスタと、前記第1の入力端子と前記第1のトランジスタのゲートとの間に接続された第1のインバータと、前記第2の入力端子と前記第2のトランジスタのゲートとの間に接続された第2のインバータと、前記第1のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第2の電位が印加されている第3のトランジスタと、前記第2のトランジスタのゲートと前記出力端子との間に接続され、そのゲートに前記第2の電位が印加されている第4のトランジスタと、を有することを特徴とする半導体記憶装置。

IPC (3)：

H03K 19/0175 , H03K 17/16 , H03K 17/687

FI (3)：

H03K 19/00 101 J , H03K 17/16 E , H03K 17/687 F

Patent cited by the Patent：

Cited by examiner (2)

半導体集積回路装置
Gazette classification：公開公報 Application number：特願平4-189558 Applicant：松下電子工業株式会社
特開平4-157814

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