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J-GLOBAL ID：200903083617768257
シンクロナスDRAM
Inventor：
Applicant, Patent owner：
Agent (1)：
石田 敬 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995209655
Publication number (International publication number)：1997063262
Application date： Aug. 17, 1995
Publication date： Mar. 07, 1997
Summary：
【要約】【課題】 本発明は、SDRAMに関し、動作速度を向上させたSDRAMを小さなレイアウト面積で実現することを目的とする。【解決手段】 順次行われる信号処理の少なくとも一部を複数の段階に分割し、外部から印加される外部クロック信号に従って複数の段階の処理を並行して行うことにより動作速度を向上させたシンクロナスDRAMであって、並列動作される複数の段階に分割した複数のパイプ11,12,...と、複数のパイプの間に設けられ、隣接するパイプの間の信号の通過を制御するゲート21,22,...と、外部クロック信号からパルス状の制御信号を生成してゲートに印加し、ゲートの通過状態が、前段のパイプの出力が確定する直前に通過状態に変化し、前段のパイプの出力が次段のパイプに転送された直後に非通過状態に変化するように制御するゲート制御手段31,32,...とを備えるように構成する。
Claim (excerpt)：
順次行われる信号処理の少なくとも一部を複数の段階に分割し、外部から印加される外部クロック信号に従って前記複数の段階の処理を並行して行うことにより動作速度を向上させたシンクロナスDRAMであって、信号処理が順次行われるシーケンス回路の一部又はすべてを、並列動作される複数の段階に分割した複数のパイプ(11,12,...)と、該複数のパイプ(11,12,...)の間に設けられ、隣接するパイプの間の信号の通過を制御するゲート(21-A,21-B,...21-M,22-A,22-B,...,22-N,...)と、前記外部クロック信号からパルス状の制御信号を生成して前記ゲートに印加し、前記ゲートの通過状態が、前段のパイプの出力が確定する直前に通過状態に変化し、前段のパイプの出力が次段のパイプに転送された直後に非通過状態に変化するように制御するゲート制御手段(31,32,...)とを備えることを特徴とするシンクロナスDRAM。
Patent cited by the Patent：
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