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J-GLOBAL ID：200903084468938221

半導体装置の製造方法

Inventor：
西沢 厚

About 西沢 厚


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 山下 穣平
Gazette classification：公開公報
Application number (International application number)：2000043150
Publication number (International publication number)：2001237415
Application date： Feb. 21, 2000
Publication date： Aug. 31, 2001
Summary：
【要約】【課題】 ハードマスクの除去速度を高速化し、その際の残さ物をきれいに除去することにより、その後のソース/ドレインへのイオン注入の工程の際に必要な部分のみにソース/ゲートを形成することを課題とする。【解決手段】 半導体トランジスタのゲート電極を形成する半導体装置の製造方法において、半導体基体の上にゲート酸化膜、ゲート電極材料、ハードマスク材料を順次積層し、さらにゲート電極に相当するパターンとするレジスト膜を形成した後に、SiO2,SiN,SiONのいずれかの絶縁膜(ハードマスク材料)の加工と、前記ハードマスク材料の加工時に堆積するデポジション膜を除去するステップと、前記ゲート電極材料の加工を連続して行ったことを特徴とする。
Claim (excerpt)：
半導体トランジスタのゲート電極を形成する半導体装置の製造方法において、半導体基体の上にゲート酸化膜、ゲート電極材料、ハードマスク材料を順次積層し、さらにゲート電極に相当するパターンとするレジスト膜を形成した後に、SiO2,SiN,SiONのいずれかの絶縁膜(ハードマスク材料)の加工と、前記ハードマスク材料の加工時に堆積するデポジション膜を除去するステップと、前記ゲート電極材料の加工を連続して行ったことを特徴とする半導体装置の製造方法。
IPC (4)：
H01L 29/78 ,  H01L 21/28 ,  H01L 21/28 301 ,  H01L 21/3065
FI (5)：
H01L 21/28 F ,  H01L 21/28 301 A ,  H01L 21/28 301 D ,  H01L 29/78 301 G ,  H01L 21/302 J
F-Term (37)：
4M104AA01 ,  4M104AA05 ,  4M104BB01 ,  4M104CC05 ,  4M104DD08 ,  4M104DD65 ,  4M104DD71 ,  4M104EE05 ,  4M104EE14 ,  4M104EE15 ,  4M104EE17 ,  4M104FF14 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH14 ,  5F004AA09 ,  5F004BA20 ,  5F004BB13 ,  5F004CA03 ,  5F004DA00 ,  5F004DA04 ,  5F004DA26 ,  5F004DB02 ,  5F004DB17 ,  5F004EA03 ,  5F004EA06 ,  5F004EA07 ,  5F004EB02 ,  5F040DC01 ,  5F040DC03 ,  5F040EC07 ,  5F040EC13 ,  5F040FA15 ,  5F040FA16 ,  5F040FA18 ,  5F040FC21
Patent cited by the Patent：
Cited by examiner (1)

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