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J-GLOBAL ID：200903085141776224

不揮発性強誘電体メモリ

Inventor： 清水 満 ,  田中 寿実夫
Applicant, Patent owner： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
Agent (1)： 竹村 壽
Gazette classification：公開公報
Application number (International application number)：1997011936
Publication number (International publication number)：1998200061
Application date： Jan. 07, 1997
Publication date： Jul. 31, 1998
Summary：

【要約】【課題】 外周にダミー配線を配置したメモリセルアレイの端部のビット線の容量カップリングを有効に補償する不揮発性強誘電体メモリを提供する。【解決手段】 ダミーワード線DWL、ダミービット線BLDなどの加工レベル上の第1のダミー配線がメモリセルアレイ31の外周部に形成された形成された不揮発性強誘電体メモリにおいて、前記加工レベル上のダミービット線BLDと前記メモリセルアレイ31の末端のビット線 /BLとの間に第2のダミービット線対DBL、 /DBLを挿入する。第1のダミービット線は、電気的にある一定の電位に固定されており、第2のダミービット線は、ビット線と同様同一列のメモリセルと接続し機能的に動作するが、第2のダミービット線に接続されたメモリセルのデータは読み出されるものではなく、第2のダミービット線はメモリセルアレイ端のビット線の容量カップリングを補償するために働く。

Claim (excerpt)：

ビット線にソース又はドレイン領域が接続されワード線にゲートが接続された電荷転送用トランジスタ及び一方の電極がプレート線に接続され他方の電極が前記電荷転送用トランジスタのドレイン又はソース領域に接続された強誘電体を用いてなる情報記憶用キャパシタから構成される強誘電体メモリセルが、マトリックス状に配置されてメモリセルアレイを形成する不揮発性強誘電体メモリにおいて、前記メモリセルアレイの端部に接続されたビット線よりさらに外側に配置された第1のダミービット線と、前記メモリセルの端部に配置された前記ビット線と前記第1のダミービット線との間に配置された第2のダミービット線とを備えていることを特徴とする不揮発性強誘電体メモリ。

IPC (8)：

H01L 27/10 451 ,  G11C 11/22 ,  G11C 14/00 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5)：

H01L 27/10 451 ,  G11C 11/22 ,  G11C 11/34 352 A ,  H01L 27/10 651 ,  H01L 29/78 371

Patent cited by the Patent：

Cited by examiner (2)

• 不揮発性半導体記憶装置及びその操作方法
  Gazette classification：公開公報   Application number：特願平6-179907   Applicant：株式会社日立製作所
• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平6-051273   Applicant：株式会社日立製作所