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J-GLOBAL ID：200903085360615040

メモリ制御装置

Inventor：
近藤 大輔

About 近藤 大輔


Applicant, Patent owner：
松下電器産業株式会社

About 松下電器産業株式会社


Agent (1)： 東島 隆治
Gazette classification：公開公報
Application number (International application number)：2001238364
Publication number (International publication number)：2003050739
Application date： Aug. 06, 2001
Publication date： Feb. 21, 2003
Summary：
【要約】【課題】 DRAMに記録されているデータを高速クロックで常に正しく読み出すメモリ制御装置を提供する。【解決手段】 遅延量検索モードと遅延量確定モードとを有し、DRAMのデータの読み出し要求がなく且つ遅延量検索モードにおいては、遅延量制御部は複数の第1の遅延値を順次出力し、遅延量調節部は第1の遅延値だけ遅延した取り込みクロックを生成し、リードデータレジスタは取り込みクロックに従ってDRAMのデータを取り込み、遅延量制御部はリードデータレジスタが取り込んだデータが正しいか否かに基づいて最適の第1の遅延値を決定し、最適の第1の遅延値を第2の遅延値として記憶し、DRAMのデータの読み出し要求がある時又は前記遅延量確定モードにおいては、遅延量調節部は第2の遅延値だけ遅延した取り込みクロックを生成する、ことを特徴とするメモリ制御装置である。
Claim (excerpt)：
基準クロックを生成する基準クロック生成部と、取り込みクロックの遅延値を出力する遅延量制御部と、前記基準クロック及び前記遅延値を入力し、前記基準クロックを前記遅延値だけ遅延させた取り込みクロックを生成する遅延量調節部と、前記取り込みクロックに従いDRAMのデータを読み込むリードデータレジスタと、前記リードデータレジスタのデータを外部に出力する出力部と、読み込みテスト用のデータを格納する比較用データレジスタと、読み込みテスト時に、前記リードデータレジスタに読み込んだデータと、前記比較用データレジスタに格納されているデータとを比較し、比較した結果を出力するする比較部と、を有し、遅延量検索モードと、遅延量確定モードと、を有し、前記遅延量制御部は、複数の遅延値の中から一つの遅延値を選択し、選択した第1の遅延値を出力する最適遅延量検索部と、確定した遅延値である第2の遅延値を記憶する最適遅延量記憶部と、前記第1の遅延値と前記第2の遅延値との中から一つを選択し、前記遅延量調節部に出力するセレクタとを有し、外部からDRAMのデータの読み出し要求がない時であって且つ前記遅延量検索モードにおいては、前記最適遅延量検索部は複数の前記第1の遅延値を順次出力し、前記セレクタは前記第1の遅延値を選択して出力し、前記遅延量調節部は前記第1の遅延値だけ遅延した取り込みクロックを生成し、前記リードデータレジスタは前記取り込みクロックに従ってDRAMのデータを取り込み、前記比較部は前記リードデータレジスタが取り込んだデータと前記比較用データレジスタに格納されたデータとを比較してその比較結果を出力し、前記遅延量制御部は前記比較結果に基づいて複数の前記第1の遅延値の中から最適の前記第1の遅延値を決定し、前記最適遅延量記憶部は最適の前記第1の遅延値を前記第2の遅延値として記憶し、外部からDRAMのデータの読み出し要求がある時又は前記遅延量確定モードにおいては、前記セレクタは前記第2の遅延値を選択して出力する、ことを特徴とするメモリ制御装置。
IPC (2)：
G06F 12/00 564 ,  G06F 12/00 597
FI (2)：
G06F 12/00 564 D ,  G06F 12/00 597 C
F-Term (1)：
5B060CC01
Patent cited by the Patent：
Cited by examiner (2)

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