Pat
J-GLOBAL ID：200903093056371242
半導体集積回路及びクロック遅延調整方法
Inventor：
Applicant, Patent owner：
Agent (1)：
高橋 詔男 (外3名)
Gazette classification：公開公報
Application number (International application number)：1999034948
Publication number (International publication number)：2000235517
Application date： Feb. 12, 1999
Publication date： Aug. 29, 2000
Summary：
【要約】【課題】 SDRAMに対するクロック信号の供給を自動的に最適なタイミングに調整する半導体集積回路及びクロック遅延調整方法を提供する。【解決手段】 システムクロックSCをバッファ列BRで遅延させ、いくつかのバッファ出力をセレクタSE1へ接続して異なる遅延量のクロックパスを形成する。テスト指示信号がテストモード端子TTへ入力されたときは、セレクタSE2の出力をパス番号レジスタ群REP1のパス番号とし、そのクロックパスをセレクタSE1に選択させてメモリクロックMCをSDRAM2へ供給する。そして、同パス番号データをSDRAM2へ書き込んで読み出し、書込データと読出データが一致するか判断する。この判断をインクリメンタINCでパス番号を順次インクリメントさせて行い、一致すると判断されたパス番号の平均値をパス番号レジスタ群REP2に格納し、そのクロックパスを最適なものとして用いる。
Claim (excerpt)：
SDRAMにクロックを供給してデータの受け渡しを行う半導体集積回路において、前記SDRAMに到達する前記クロックと前記データとの時間的ずれを自動調整する自動調整手段を有していることを特徴とする半導体集積回路。
IPC (2)：
G06F 12/00 564
, G06F 1/10
G06F 12/00 564 A
, G06F 1/04 330 A
5B060CC03
, 5B079CC02
, 5B079CC08
, 5B079CC14
, 5B079DD02
, 5B079DD06
, 5B079DD13
