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J-GLOBAL ID：200903085376342892

炭化珪素半導体装置の製造方法

Inventor： 原 一都 ,  宮嶋 健 ,  戸倉 規仁 ,  夫馬 弘雄
Applicant, Patent owner： 株式会社デンソー ,  株式会社豊田中央研究所
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1995229485
Publication number (International publication number)：1997074191
Application date： Sep. 06, 1995
Publication date： Mar. 18, 1997
Summary：

【要約】【課題】高耐圧、低オン抵抗でかつ閾値電圧を小さくでき、さらに、チャネル形成面にイオンダメージや凹凸を低減することでMOS界面特性を改善しスイッチング特性に優れた炭化珪素半導体装置の製造方法を提供する。【解決手段】n+ 型単結晶SiC基板1とn型エピタキシャル層2とp型エピタキシャル層3とを順次積層して半導体基板4を形成し、p型エピタキシャル層3の表層部の所定領域にn+ ソース領域6を形成し、n+ ソース領域6とp型エピタキシャル層3を貫通しn型エピタキシャル層2に達する溝9を形成し、溝9の内壁にエピタキシャル層11を形成し、エピタキシャル層11の表面にゲート酸化熱膜12を形成し、ゲート熱酸化膜12の表面にポリシリコン層13a,13bを形成し、領域3,6の表面にソース電極膜15を形成するとともに、n+ 型単結晶SiC基板1の表面にドレイン電極膜16を形成する。

Claim (excerpt)：

第1導電型の低抵抗半導体層と第1導電型の高抵抗半導体層と第2導電型の第1の半導体層とを順に積層して単結晶炭化珪素よりなる半導体基板を形成するとともに、前記第1の半導体層内の表層部の所定領域に第1導電型の半導体領域を形成する第1工程と、前記半導体領域と前記第1の半導体層を貫通し前記高抵抗半導体層に達する溝を形成する第2工程と、前記溝の内壁における少なくとも側面に、単結晶炭化珪素よりなる第2の半導体層を形成する第3工程と、前記溝内における前記第2の半導体層の表面にゲート酸化膜を形成する第4工程と、前記溝内における前記ゲート酸化膜の表面にゲート電極膜を形成する第5工程と、前記第1の半導体層の表面と前記半導体領域の表面のうちの少なくとも前記半導体領域の表面に第1の電極を形成するとともに、前記低抵抗半導体層の表面に第2の電極を形成する第6工程とを備えたことを特徴とする炭化珪素半導体装置の製造方法。

IPC (2)：

H01L 29/78 ,  H01L 29/94

FI (4)：

H01L 29/78 653 B ,  H01L 29/94 ,  H01L 29/78 652 T ,  H01L 29/78 653 C

Patent cited by the Patent：

Cited by examiner (3)

• 電界効果トランジスタ及びその製造方法
  Gazette classification：公開公報   Application number：特願平6-216930   Applicant：株式会社日立製作所
• 特開平2-091976
  
• 特開平1-192175