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J-GLOBAL ID：200903085539310845

半導体装置の製造方法

Inventor：
松田 宏生

About 松田 宏生


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995222295
Publication number (International publication number)：1997069561
Application date： Aug. 30, 1995
Publication date： Mar. 11, 1997
Summary：
【要約】【課題】埋め込み溝配線の形成のための工程数を削減するとともに、微細な溝配線の形成を容易にする。【解決手段】本発明の半導体装置の製造方法は、半導体基板上の拡散層あるいは下層配線を上層配線に電気接続するコンタクト孔用パターンの形成された第1のフォトレジスト膜と前記上層配線用パターンの形成された第2のフォトレジスト膜とを前記層間絶縁膜上に積層して被着させる工程と、前記第1のフォトレジスト膜と第2のフォトレジスト膜とをエッチングマスクにして前記層間絶縁膜をドライエッチングし、前記拡散層上あるいは下層配線上のコンタクト孔と前記上層配線用の溝とを同時に前記層間絶縁膜に形成する工程と、前記コンタクト孔および前記上層配線用の溝にのみ金属材料を埋設する工程とを含む。
Claim (excerpt)：
半導体基板の表面に設けられた拡散層上あるいは半導体基板上に設けられた下層配線上に層間絶縁膜を形成する工程と、前記拡散層あるいは下層配線を上層配線に電気接続するコンタクト孔用パターンの形成された第1のフォトレジスト膜と前記上層配線用パターンの形成された第2のフォトレジスト膜とを前記層間絶縁膜上に順次に積層して被着させる工程と、前記第1のフォトレジスト膜と第2のフォトレジスト膜とをエッチングマスクにして前記層間絶縁膜をドライエッチングし、前記拡散層上あるいは下層配線上のコンタクト孔と前記上層配線用の溝とを同時に前記層間絶縁膜に形成する工程とを、含むことを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/768 ,  H01L 21/3205
FI (2)：
H01L 21/90 A ,  H01L 21/88 B
Patent cited by the Patent：
Cited by examiner (3)

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