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J-GLOBAL ID：200903087023135225

半導体装置の製造方法

Inventor：
益岡 完明

About 益岡 完明


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 若林 忠
Gazette classification：公開公報
Application number (International application number)：1996140399
Publication number (International publication number)：1997321151
Application date： Jun. 03, 1996
Publication date： Dec. 12, 1997
Summary：
【要約】【課題】 逆短チャネル効果を抑制し、ゲート酸化膜の信頼性の低下を防ぎ、半導体基板のアルミニウム汚染を防ぎ、かつ、工程数の増大を伴わない半導体装置の製造方法を提供する。【解決手段】 ダミーゲート3、ソースドレイン領域9、14を形成し、活性化を行った後、絶縁膜15を堆積し、化学的機械的研磨によりダミーゲート3を露出させる。その後ダミーゲート3を除去し、しきい電圧調整のイオン注入18、20、21を行った後、ゲート酸化膜22を形成する。ソースドレイン領域9、14を活性化後にしきい電圧調整のイオン注入を行い、その後ゲート酸化膜22を形成するため、ゲート酸化膜22の信頼性を劣化させずに逆短チャネル効果が抑制できる。
Claim (excerpt)：
第一導電型の半導体基板上に絶縁物からなる素子分離領域を形成する工程と、前記半導体基板上のゲート電極形成予定領域にダミーゲートを形成する工程と、第一導電型素子形成予定領域をレジストでマスクする工程と、第一導電型不純物をイオン注入して第一導電型のウェル領域を形成する工程と、第二導電型不純物をイオン注入して第二導電型のソースドレイン領域を形成する工程と、前記第一導電型素子形成予定領域上のレジストを除去する工程と、第二導電型素子形成予定領域をレジストでマスクする工程と、第二導電型不純物をイオン注入して第二導電型のウェル領域を形成する工程と、第一導電型不純物をイオン注入して第一導電型のソースドレイン領域を形成する工程と、前記第二導電型素子形成予定領域上のレジストを除去する工程と、ソースドレイン領域を活性化する工程と、前記半導体基板に第一の膜を形成する工程と、前記第一の膜を化学的機械的研磨を用いることにより平坦化し前記ダミーゲート表面を露出させる工程と、前記ダミーゲートを除去する工程と、前記第一導電型素子形成予定領域をレジストでマスクする工程と、第一導電型不純物をイオン注入する工程と、前記第一導電型素子形成予定領域上のレジストを除去する工程と、前記第二導電型素子形成予定領域をレジストでマスクする工程と、第二導電型不純物をイオン注入する工程と、前記第二導電型素子形成予定領域上のレジストを除去する工程と、前記ダミーゲートを除去した部分の前記半導体基板上にゲート酸化膜を形成する工程と、前記半導体基板にゲート電極材料を形成する工程と、前記ゲート電極材料を化学的機械的研磨を用いることにより前記第一の膜を露出させることにより平坦化しゲート電極を形成する工程を具備することを特徴とする半導体装置の製造方法。
IPC (4)：
H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 21/336
FI (2)：
H01L 27/08 321 D ,  H01L 29/78 301 P
Patent cited by the Patent：
Cited by examiner (4)
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