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J-GLOBAL ID：200903087090768151

縦型電界効果トランジスタ及びその製造方法

Inventor： 畠山 哲夫 ,  杉山 直治 ,  臼田 宏治 ,  手塚 勉 ,  水野 智久 ,  高木 信一
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2000240915
Publication number (International publication number)：2002057329
Application date： Aug. 09, 2000
Publication date： Feb. 22, 2002
Summary：

【要約】【課題】本発明は、チャネル層のすべての方向に引っ張り歪みを加えて、高速化、高性能化を計った縦型電界効果トランジスタを提供することを目的とする。【解決手段】一主面を有する基板1と、その一主面上に設けられた一導電型の第1のSiGe層4と、前記第1のSiGe層4と電気的に分離されたSiとは格子定数の異なる物質からなる中間層5と、前記第1のSiGe層4と離間し、且つ前記中間層5と電気的に分離された一導電型の第2のSiGe層6と、前記中間層5表面を含む前記第1のSiGe層4から前記第2のSiGe層6に至る表面に積層された引っ張りひずみを有する歪Si層7と、前記歪Si層7上に設けられたゲート絶縁膜8及びゲート電極9とを有する縦型電界効果トランジスタ。

Claim (excerpt)：

一主面を有する基板と、前記基板の一主面上に設けられた一導電型の第1のSiGe層と、この第1のSiGe層に選択的に形成され、前記第1のSiGe層と電気的に分離されたSiとは格子定数の異なる物質からなる中間層と、前記中間層上に設けられ、前記第1のSiGe層と離間し、且つ前記中間層と電気的に分離された一導電型の第2のSiGe層と、前記中間層表面を含む前記第1のSiGe層から前記第2のSiGe層に至る表面に積層された引っ張りひずみを有する歪Si層と、前記歪Si層上に設けられたゲート絶縁膜と、前記第1及び第2のSiGe層の離間させられた部位に対応して前記ゲート絶縁膜を介して形成されたゲート電極とを有することを特徴とする縦型電界効果トランジスタ。

IPC (2)：

H01L 29/78 ,  H01L 29/786

FI (3)：

H01L 29/78 301 B ,  H01L 29/78 618 B ,  H01L 29/78 626 A

F-Term (29)：

5F040DA01 ,  5F040DC01 ,  5F040EB12 ,  5F040EC07 ,  5F040EC19 ,  5F040EC24 ,  5F040EE03 ,  5F040EE04 ,  5F040EE06 ,  5F040EK05 ,  5F040EM10 ,  5F040FC05 ,  5F110AA01 ,  5F110CC09 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110EE45 ,  5F110FF02 ,  5F110FF23 ,  5F110GG01 ,  5F110GG25 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK01 ,  5F110HK32 ,  5F110QQ11