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J-GLOBAL ID：200903087427695283

半導体素子のキャパシタ及びその製造方法

Inventor： ゼ・ヒョン・ズ
Applicant, Patent owner： エルジイ・セミコン・カンパニイ・リミテッド
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1997261445
Publication number (International publication number)：1998173143
Application date： Sep. 26, 1997
Publication date： Jun. 26, 1998
Summary：

【要約】【課題】 キャパシタの下部電極とポリシリコン間の拡散防止及び境界金属層の酸化を防止できる半導体素子のキャパシタを提供する。【解決手段】 境界金属層の構造を2層以上に形成したことを特徴とするものである。すなわち、半導体基板上に形成させた絶縁膜のコンタクトホールを充填するプラグの上に第1バリヤー層を形成させるとともに、その上に第2バリヤー層を形成させる。その第1バリヤー層をシリコン拡散防止膜とし、第2バイヤー層を酸素原子拡散防止膜とする。

Claim (excerpt)：

半導体基板と、前記半導体基板上にコンタクトホールを有する絶縁膜と、前記コンタクトホールに形成されるプラグと、前記プラグ上のシリコン拡散防止膜としての第1バリヤー層と、前記第1バリヤー層上の酸素拡散防止膜としての第2バリヤー層と、前記第2バリヤー層上の下部電極と、前記下部電極上の誘電膜と、前記誘電膜上の上部電極とを備えることを特徴とする半導体素子のキャパシタ。

IPC (2)：

H01L 27/108 ,  H01L 21/8242

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平6-233930   Applicant：株式会社東芝