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J-GLOBAL ID：200903087506695698

メモリ制御装置

Inventor：
東田 基樹

About 東田 基樹


Applicant, Patent owner：
株式会社ルネサステクノロジ

About 株式会社ルネサステクノロジ


Agent (3)： 吉田 茂明 ,  吉竹 英俊 ,  有田 貴弘
Gazette classification：公開公報
Application number (International application number)：2004176511
Publication number (International publication number)：2006004464
Application date： Jun. 15, 2004
Publication date： Jan. 05, 2006
Summary：
【課題】メモリ(例えば、SDRAM)に対する実行的なデータ転送効率を向上させることができる、メモリ制御装置を提供することを目的とする。【解決手段】本発明に係るメモリ制御装置100は、BANK/ROWアドレス比較部7と、リフレッシュ要求生成部8とを備えている。BANK/ROWアドレス比較部7は、SDRAM300に対するアクティブROW情報AR内の第一のアドレスと、メモリアクセス要求内の第二のアドレスとを比較する回路である。また、リフレッシュ要求生成部8は、BANK/ROWアドレス比較部7の比較結果に応じて、SDRAM300に対するリフレッシュ要求を生成する回路である。【選択図】図4
Claim (excerpt)：
メモリのアクティブ状況を示すアクティブ情報内の第一のアドレスと、メモリアクセス要求内の第二のアドレスとを比較するアドレス比較部と、 前記アドレス比較部の比較結果に応じて、メモリに対するリフレッシュ要求を生成するリフレッシュ要求生成部とを、 備えることを特徴とするメモリ制御装置。
IPC (4)：
G11C 11/406 ,  G06F 12/00 ,  G06F 12/02 ,  G11C 11/407
FI (5)：
G11C11/34 363E ,  G06F12/00 550B ,  G06F12/00 597C ,  G06F12/02 590B ,  G11C11/34 362S
F-Term (9)：
5B060AB19 ,  5B060CA10 ,  5M024AA90 ,  5M024BB22 ,  5M024BB39 ,  5M024EE15 ,  5M024PP01 ,  5M024PP07 ,  5M024PP10
Patent cited by the Patent：
Cited by applicant (2) Cited by examiner (2)

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