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J-GLOBAL ID:200903088055207259

半導体装置とその製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 高橋 敬四郎
Gazette classification:公開公報
Application number (International application number):2001076816
Publication number (International publication number):2002280450
Application date: Mar. 16, 2001
Publication date: Sep. 27, 2002
Summary:
【要約】【課題】 配線溝エッチング時に、エッチングストッパ層を用いず、下層配線を保護しつつ、かつビア孔形状を良好に保って、配線溝のエッチングを行なえる、デュアルダマシン配線を有する半導体集積回路装置の製造方法を提供する。【解決手段】 半導体装置の製造方法は、(a)半導体基板を含み、表面に導電性領域を有する下地の上に、エッチングストッパ膜と層間絶縁膜とを堆積する工程と、(b)前記層間絶縁膜、エッチングストッパ膜を貫通し、前記導電性領域に達するビア孔を形成する工程と、(c)前記ビア孔底面上に第1バリアメタル層を形成する工程と、(d)前記層間絶縁膜に、平面視上前記ビア孔と重複する配線溝を形成する工程と、(e)前記配線溝、前記ビア孔を埋め込んで第2バリアメタル層、主配線層を含むデュアルダマシン配線を形成する工程とを含む。
Claim (excerpt):
(a)半導体基板を含み、表面に導電性領域を有する下地の上に、エッチングストッパ膜と層間絶縁膜とを堆積する工程と、(b)前記層間絶縁膜、エッチングストッパ膜を貫通し、前記導電性領域に達するビア孔を形成する工程と、(c)前記ビア孔底面上に第1バリアメタル層を形成する工程と、(d)前記層間絶縁膜に、平面視上前記ビア孔と重複する配線溝を形成する工程と、(e)前記配線溝、前記ビア孔を埋め込んで第2バリアメタル層、主配線層を含むデュアルダマシン配線を形成する工程とを含む半導体装置の製造方法。
IPC (2):
H01L 21/768 ,  H01L 21/28
FI (3):
H01L 21/28 L ,  H01L 21/90 A ,  H01L 21/90 C
F-Term (66):
4M104BB04 ,  4M104BB30 ,  4M104BB32 ,  4M104CC01 ,  4M104DD08 ,  4M104DD16 ,  4M104DD17 ,  4M104DD37 ,  4M104DD51 ,  4M104EE14 ,  4M104EE17 ,  4M104FF22 ,  4M104HH20 ,  5F033HH07 ,  5F033HH08 ,  5F033HH09 ,  5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033JJ01 ,  5F033JJ07 ,  5F033JJ08 ,  5F033JJ09 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ20 ,  5F033JJ21 ,  5F033JJ32 ,  5F033JJ33 ,  5F033KK01 ,  5F033KK11 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN03 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033PP21 ,  5F033PP22 ,  5F033PP26 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ12 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR11 ,  5F033RR14 ,  5F033RR15 ,  5F033XX00
Patent cited by the Patent:
Cited by examiner (3)

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