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J-GLOBAL ID:200903088791382262

差動電流消費分析を防止するためのデータ処理装置および作動方法

Inventor:
Applicant, Patent owner:
Agent (1): 佐藤 一雄 (外3名)
Gazette classification:公表公報
Application number (International application number):2000572793
Publication number (International publication number):2002526840
Application date: Sep. 21, 1999
Publication date: Aug. 20, 2002
Summary:
【要約】本発明は、第1クロック信号に従って、有用な算術演算、特に暗号化演算を実行する集積回路(10)を含むデータ処理装置(100)並びにデータ処理装置、特にチップカードを作動する方法に関する。第2クロック信号のクロックエッジ間の距離が時間的に無作為に変動している間に、ランダム制御下で第2制御信号が、第1制御クロック信号の代わりに集積回路(10)に送られるように第1制御信号から誘導される。この目的のために、集積回路(10)に接続されたクロック制御ユニット(14)並びにクロック制御ユニット(14)に接続されたランダムジェネレータ(12)が装備され、クロック制御ユニット(14)は、ランダムジェネレータ(12)および第1クロック信号(18)に従って第2クロック信号(20)を生成するように構成され、この第2制御信号は無作為に変動し、集積回路(10)を制御する。
Claim (excerpt):
第1クロック信号に従って、有用な算術演算、特に暗号化演算を実行する集積回路を含むデータ処理装置、特にチップカードを作動する方法であって、第2クロック信号のクロックエッジ間の距離が時間的に無作為に変動する間に、第2クロック信号が、第1クロック信号の代わりに前記集積回路に送られるようにランダム制御下で前記第1クロック信号から誘導されることを特徴とする方法。
IPC (2):
G06F 1/04 ,  G09C 1/00 650
FI (2):
G06F 1/04 C ,  G09C 1/00 650 Z
F-Term (6):
5J104AA18 ,  5J104AA47 ,  5J104NA08 ,  5J104NA35 ,  5J104NA40 ,  5J104NA42
Patent cited by the Patent:
Cited by examiner (5)
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