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J-GLOBAL ID：200903089261238329

薄膜SOIMOSFETの低抵抗コンタクトの自己整合シリサイド・プロセス

Inventor： ケビン・コック・チャン ,  ガイ・モシュ・コーエン ,  ローネン・アンドリュー・ロイ ,  ポール・マイケル・ソロモン
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレーション
Agent (1)： 坂口 博 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001137754
Publication number (International publication number)：2001358156
Application date： May. 08, 2001
Publication date： Dec. 26, 2001
Summary：

【要約】 (修正有)【課題】 薄膜SOIデバイスのシリサイド処理方法を提供すること。【解決手段】 SOI膜に形成されたゲート、ソース及びドレイン構造に金属または合金を付着するステップ、金属または合金を第1温度でSOI膜と反応させて第1合金を形成するステップ、金属(または合金)の非反応層を選択的にエッチングするステップ、第1合金にSi膜を付着するステップ、Si膜を第2温度で反応させて第2合金を形成するステップ、及びSi膜の非反応層を選択的にエッチングするステップを含む。

Claim (excerpt)：

半導体デバイスのシリサイドを作製する方法であって、埋め込み酸化層を基板上に付着するステップと、前記埋め込み酸化層にシリコン層を付着するステップと、前記シリコン層にソース及びドレインを形成するステップと、前記シリコン層上にゲートを形成するステップと、金属または合金を前記ゲート及び前記ソース及びドレイン上に付着し、前記半導体デバイスの前記シリサイドを形成するステップと、を含む、方法。

IPC (3)：

H01L 21/336 ,  H01L 21/28 301 ,  H01L 29/786

FI (3)：

H01L 21/28 301 S ,  H01L 29/78 616 K ,  H01L 29/78 616 V

F-Term (43)：

4M104AA09 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB23 ,  4M104BB25 ,  4M104CC01 ,  4M104CC05 ,  4M104DD02 ,  4M104DD78 ,  4M104DD79 ,  4M104DD84 ,  4M104FF14 ,  4M104GG09 ,  4M104HH16 ,  5F110AA02 ,  5F110AA03 ,  5F110AA04 ,  5F110AA15 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE02 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE31 ,  5F110EE41 ,  5F110EE48 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110GG13 ,  5F110GG25 ,  5F110HJ13 ,  5F110HK05 ,  5F110HK21 ,  5F110HK40 ,  5F110HK42 ,  5F110HK50 ,  5F110QQ05 ,  5F110QQ11

Patent cited by the Patent：

Cited by examiner (3)

• 特開平4-147629
  
• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平9-156211   Applicant：ソニー株式会社
• 特開昭64-047050