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J-GLOBAL ID：200903089280306360

メモリデバイスのデータ捕捉方法及び装置

Inventor： カンサング,ツァオ ,  グリーソン,ジェフリー,ケイ
Applicant, Patent owner： インテル・コーポレーション
Agent (1)： 加藤 紘一郎
Gazette classification：公表公報
Application number (International application number)：2000591520
Publication number (International publication number)：2002533836
Application date： Dec. 21, 1999
Publication date： Oct. 08, 2002
Summary：

【要約】データクロックを有するシステムに用いるSRAMは、1対のクロッキング信号を発生する再循環カウンタと、データチャンク・ソースにそれぞれ接続されたn個のデータラッチとを有する。ストローボ信号、反転ストローボ信号及びクロッキング信号を受信する論理回路は、シリアルデータチャンクを、データクロックのサイクル毎に1つずつラッチングされるように、連続してn個のデータラッチにラッチングし、各n個のデータチャンクが一群の並列データを形成するようにする。遅延回路は、入力データラッチにラッチングされたデータチャンクのうちある特定のチャンクを、別のメモリ回路への一群の全データチャンクの並列転送を可能にするに十分な長さだけそれぞれ遅延させ、並列転送がデータクロックのnサイクル毎に起こるようにする。

Claim (excerpt)：

コアクロックを有するシステムにおけるデータの捕捉方法であって、 ストローボ信号を用いて1対のクロッキング信号を発生させ、ストローボ信号とクロッキング信号とを組み合わせて、整数n個の入力データラッチへの連続するシリアルデータチャンクのラッチングを制御することにより、コアクロックの1サイクル毎にデータチャンクがラッチされて、各n個のデータチャンクが一群の並列データを形成するようにし、 入力データラッチにラッチングされたデータチャンクのうちある特定のチャンクを、別の回路への一群の全データチャンクの並列転送を可能にするに十分な長さだけ遅延させて、並列転送がクロックのnサイクル毎に起こるようにしたステップより成るデータ捕捉方法。

IPC (3)：

G06F 13/42 350 ,  G06F 12/00 564 ,  G06F 12/04 510

FI (3)：

G06F 13/42 350 A ,  G06F 12/00 564 A ,  G06F 12/04 510 E

F-Term (8)：

5B060CC01 ,  5B077AA27 ,  5B077FF11 ,  5B077GG02 ,  5B077GG13 ,  5B077GG15 ,  5B077GG16 ,  5B077NN07

Patent cited by the Patent：

Cited by examiner (3)

• シリアルパラレル変換回路
  Gazette classification：公開公報   Application number：特願平9-131477   Applicant：富士通株式会社
• 特開平2-044828
  
• 特開平2-044828