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J-GLOBAL ID：200903089326360631

MOSFETデバイスを形成する方法

Inventor： ダイアン・キャサリン・ボイド ,  ハッサン・アブラヒム・ハナフィ ,  メイケイ・イエオング ,  ウェズリー・チャールズ・ネイツル
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレーション
Agent (1)： 坂口 博 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001017484
Publication number (International publication number)：2001267565
Application date： Jan. 25, 2001
Publication date： Sep. 28, 2001
Summary：

【要約】【課題】 高誘電率(7より高い誘電率)のゲート絶縁体と、低オーバーラップ容量(0.35fF/μm以下)と、リソグラフィーにより定められたゲート長より短いチャネル長とを有する金属酸化膜半導体電界効果型(MOSFET)デバイスを提供する。【解決手段】 この方法は、ダマシン処理工程と化学的酸化物除去(COR)工程とを含む。COR工程は、パッド酸化物層上に大きなテーパを形成する。パッド酸化物層は、高誘電率のゲート絶縁体と組み合わされると、普通の相補形金属酸化膜半導体(CMOS)方法を用いて形成されるMOSFETデバイスに比べて、低オーバーラップ容量,短チャネル長,および良好なデバイス性能を生じる。

Claim (excerpt)：

低オーバーラップ容量および短チャネル長を有するMOSFETデバイスを形成する方法であって、(a)基板の表面上に形成された積層膜を有する半導体構造を準備する工程を含み、前記積層膜は、少なくとも、前記基板の前記表面上に形成されたパッド酸化物層と、前記パッド酸化物層上に形成された窒化物層とを有し、(b)前記窒化物層内に、前記パッド酸化物層上で停止するゲートホールを形成する工程と、(c)前記ゲートホール内の前記窒化物層上に酸化物層を形成する工程と、(d)前記ゲートホール内に、前記基板を露出させる開口を設けるために、前記酸化物層と前記パッド酸化物層の一部とをエッチングする工程とを含み、このエッチング工程によって、前記パッド酸化物層に、テーパが設けられ、(e)前記ゲートホールの周囲および前記露出された基板上に、高誘電率,高温金属酸化物層を形成する工程と、(f)前記ゲートホールを、ゲート導体で充填する工程と、(g)前記窒化物層を除去して、前記高誘電率,高温金属酸化物の一部を露出させる工程と、(h)前記MOSFETデバイスの製造を完成する工程とを含む、MOSFETデバイスを形成する方法。

IPC (3)：

H01L 29/78 ,  H01L 21/306 ,  H01L 29/43

FI (3)：

H01L 29/78 301 G ,  H01L 21/302 P ,  H01L 29/62 G

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置
  Gazette classification：公開公報   Application number：特願平10-185304   Applicant：株式会社東芝