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J-GLOBAL ID：200903090902397170

メモリデバイス制御回路

Inventor： 村山 公平
Applicant, Patent owner： キヤノン株式会社
Agent (2)： 西山 恵三 ,  内尾 裕一
Gazette classification：公開公報
Application number (International application number)：2004214326
Publication number (International publication number)：2006040318
Application date： Jul. 22, 2004
Publication date： Feb. 09, 2006
Summary：

【課題】 双方向のデータストローブ信号をクロックとして取り込む際に信号のHiZ状態遷移時のデータ取り込みの誤動作を防止する。【解決手段】 データを取り込むためのデータストローブ信号を有するメモリデバイスの制御を行うメモリデバイス制御回路であって、データストローブ信号に対して遅延を付加する2種類の遅延回路を有し、一方の遅延回路にて遅延が付加されたデータストローブ信号を読み込みデータを取り込むためのクロックとして取り扱い、他方の遅延回路にて遅延が付加されたデータストローブ信号を読み込みデータを取り込むためのイネーブル信号として取り扱うことを特徴とするメモリデバイス制御回路。【選択図】 図4

Claim (excerpt)：

データを取り込むためのデータストローブ信号を有するメモリデバイスの制御を行うメモリデバイス制御回路であって、 データストローブ信号に対して遅延を付加する少なくとも2種類の遅延回路と、 データを取り込むフリップフロップまたはラッチとを有し、 双方の遅延回路の入力端子にデータストローブ信号を接続し、 第一の遅延回路の出力を上記フリップフロップまたはラッチのクロック端子に接続し、 他方の遅延回路の出力を上記フリップフロップまたはラッチのイネーブル端子に接続することを特徴とするメモリデバイス制御回路。

IPC (1)：

G11C 11/407

FI (2)：

G11C11/34 354C ,  G11C11/34 362S

F-Term (14)：

5M024AA22 ,  5M024BB27 ,  5M024BB34 ,  5M024DD39 ,  5M024DD83 ,  5M024DD86 ,  5M024GG01 ,  5M024JJ03 ,  5M024JJ04 ,  5M024JJ34 ,  5M024JJ38 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07

Patent cited by the Patent：

Cited by applicant (1)

• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願2000-306775   Applicant：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ