メモリ制御装置

Inventor：
Applicant, Patent owner：
Agent (1)：井上学
Gazette classification：公開公報
Application number (International application number)：2006162963
Publication number (International publication number)：2007334943
Application date： Jun. 13, 2006
Publication date： Dec. 27, 2007
Summary：

【課題】データストローブ信号のグリッジノイズに配慮した回路を具備することなく、SDRAMとメモリコントローラ間の配線制限を緩和することを目的とする。【解決手段】DDR-SDRAMを記憶手段として保持するメモリシステムに対し、データストローブ信号であるDQSとは別のクロックにてデータを取り込むことを特徴とするメモリ制御装置が提供される。上記メモリ制御装置は、前記クロックをマスクする回路600とそのマスク回路の出力に接続される遅延回路601を備えている。更に、メモリチップ毎に遅延時間を格納するフリップフロップ群602を備え、リードアクセスの度にアクセスされるメモリチップを判断し、データの取り込みタイミングに合わせて遅延値格納フリップフロップ群602の遅延値を遅延値選択制御回路604によって選択し、前記遅延回路601によってマスク回路600の出力信号を遅延させる。【選択図】図5

Claim (excerpt)：

DDR-SDRAMを記憶手段として保持するメモリシステムにおいて、データストローブ信号であるDQSとは別のクロックでデータを取り込むことを特徴とし、前記クロックのマスク回路とそのマスク回路の出力を遅延させる遅延回路を備え、複数のメモリチップが接続されたメモリシステムにおいてCSで区切られたメモリチップとDQ/DQSグループの組合せ毎に前記遅延回路の遅延値を格納する手段を備え、更にSDRAMのリードアクセスの度にアクセスされるメモリチップを判断し、データの取り込みタイミングに合わせて前記遅延回路の遅延値を選択する回路を備えたメモリ制御装置。

IPC (1)：

G11C 11/407

FI (2)：

G11C11/34 354C , G11C11/34 362S

F-Term (11)：

5M024AA22 , 5M024AA49 , 5M024BB27 , 5M024BB33 , 5M024DD83 , 5M024JJ03 , 5M024JJ34 , 5M024JJ48 , 5M024PP01 , 5M024PP02 , 5M024PP07

Patent cited by the Patent：

Cited by applicant (1)

メモリインターフェイス制御回路
Gazette classification：公開公報 Application number：特願2004-092268 Applicant：日本電気株式会社

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