Pat

J-GLOBAL ID：200903092577374675

半導体記憶装置

Inventor： 田中 ▲泰▼臣
Applicant, Patent owner： ヤマハ株式会社
Agent (1)： 伊丹 勝
Gazette classification：公開公報
Application number (International application number)：1995202886
Publication number (International publication number)：1997035490
Application date： Jul. 17, 1995
Publication date： Feb. 07, 1997
Summary：

【要約】【目的】 高速性能を損なうことなく耐ノイズ性向上を図った半導体記憶装置を提供する。【構成】 ビット線BLiとワード線WLjが交差して配設され、各ビット線BLiに沿って選択ワード線により駆動されるメモリセルMCijが配列され、各メモリセルMCijに固定的にデータが書き込まれるマスクROMにおいて、各ビット線BLiと平行に各ビット線BLiと対をなすダミービット線DBLiが配設され、各ダミービット線DBLiにはこれと対をなすビット線BLiに沿う各メモリセルMCijに対応して各メモリセルMCijと逆のデータが固定的に書き込まれて同じワード線により同時に選択駆動されるダミーセルDCijが配列され、ビット線BLiとこれと対をなすダミービット線DBLiの出力信号の差を検出する差動型センス回路SAiを備えた。

Claim (excerpt)：

複数本ずつのビット線とワード線が交差して配設され、各ビット線に沿って選択ワード線により駆動されるメモリセルが配列され、各メモリセルに固定的にデータが書き込まれる半導体記憶装置において、各ビット線と平行に各ビット線と対をなすダミービット線が配設され、各ダミービット線にはこれと対をなすビット線に沿う各メモリセルに対応して各メモリセルと逆のデータが固定的に書き込まれて同じワード線により同時に選択駆動されるダミーセルが配列され、ビット線とこれと対をなすダミービット線の出力信号の差を検出する差動型センス回路を備えたことを特徴とする半導体記憶装置。

FI (2)：

G11C 17/00 304 A ,  G11C 17/00 304 B

Patent cited by the Patent：

Cited by examiner (2)

• 特開平2-014495
  
• 試験回路を内蔵したメモリー用半導体集積回路
  Gazette classification：公開公報   Application number：特願平4-090912   Applicant：三星電子株式会社