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J-GLOBAL ID：200903095370592965

メモリ装置、メモリ制御クロック設定方法、デジタル装置、メモリ制御クロック設定プログラムを記録した記録媒体

Inventor：
若月 健一

About 若月 健一


Applicant, Patent owner：
甲府日本電気株式会社

About 甲府日本電気株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998175725
Publication number (International publication number)：2000010849
Application date： Jun. 23, 1998
Publication date： Jan. 14, 2000
Summary：
【要約】【課題】 メモリ装置において、メモリアクセス時に、最大遅延時間が1サイクル以下とできない場合があり、2サイクル以上必要となり、メモリ性能が低下する。クロックの位相調整により最大遅延時間を1サイクル以下とする場合は、測定機器が必要であり、時間もかかり、その結果コスト高という問題点がある。【解決手段】 位相調整手段11は基準クロック106に対して選択クロック波形の位相をずらす。メモリクロック111をある位相に固定しておき、入力レジスタクロック110をすべての位相に変えた場合のメモリ3の読み書きデータの一致結果を保存する。一致するクロック波形数が最大となるクロックの位相を選択する。制御手段10は、レジスタクロック有効信号102、レジスタクロック選択信号104、メモリクロック有効信号103、メモリクロック選択信号105を設定し、固定して、終了信号101を出力する。
Claim (excerpt)：
第一のクロックに同期して制御されるメモリおよび第二のクロックに同期して前記メモリとのデータの受け渡しをする部分から構成されるメモリ装置において、前記第一のクロックと第二のクロックの位相差を自動的に決定することを特徴とするメモリ装置。
IPC (2)：
G06F 12/00 564 ,  H04L 7/00
FI (2)：
G06F 12/00 564 A ,  H04L 7/00 A
F-Term (12)：
5B060CC01 ,  5B060CC03 ,  5B060CC04 ,  5K047AA08 ,  5K047AA15 ,  5K047BB04 ,  5K047GG11 ,  5K047GG29 ,  5K047MM24 ,  5K047MM60 ,  5K047MM62 ,  5K047MM63
Patent cited by the Patent：
Cited by examiner (6)
  • クロック位相調整回路およびクロック位相調整方法
    Gazette classification：公開公報   Application number：特願平7-342714   Applicant：株式会社グラフィックス・コミュニケーション・ラボラトリーズ, 株式会社日立製作所
  • データ転送方式
    Gazette classification：公開公報   Application number：特願平5-232827   Applicant：株式会社日立製作所
  • 特開平2-226316
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