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J-GLOBAL ID：200903093904826557
半導体記憶装置の製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
土屋 勝
Gazette classification：公開公報
Application number (International application number)：1993151081
Publication number (International publication number)：1994338593
Application date： May. 28, 1993
Publication date： Dec. 06, 1994
Summary：
【要約】【目的】 水素化処理を短時間で行うことができる様にして、データ保持特性の優れた半導体記憶装置を短い工程で製造する。【構成】 多結晶Si膜25を全面に形成し、多結晶Si膜27で記憶ノード電極の周面部を形成した後、SOG膜45をウェットエッチングで除去する際のストッパとして多結晶Si膜25を用いる。そして、多結晶Si膜25をメモリセル毎に分離して、この多結晶Si膜25を記憶ノード電極の一部にする。このため、SiN膜をストッパとして用いる必要がなく、Si基板11の結晶性の乱れによる準位を除去するための水素化処理を、Si基板11の表面側から行うことができる。
Claim (excerpt)：
筒状の記憶ノード電極を有するキャパシタとトランジスタとでメモリセルが構成されている半導体記憶装置の製造方法において、前記トランジスタに電気的に接続している第1の半導体膜を半導体基板よりも上層の全面に形成する工程と、前記第1の半導体膜のうちで前記記憶ノード電極を形成すべき領域以外の部分を覆うと共に前記第1の半導体膜とはエッチング特性が異なるマスク層を前記第1の半導体膜上に形成する工程と、前記マスク層から露出している前記第1の半導体膜の上面と前記マスク層の側面とに第2の半導体膜を形成する工程と、前記第2の半導体膜同士の間の前記第1の半導体膜をストッパにして、前記マスク層をエッチングで除去する工程と、前記マスク層の除去で露出した前記第1の半導体膜を除去してこの第1の半導体膜を前記メモリセル毎に分離することによって、この分離した第1の半導体膜と前記第2の半導体膜とで前記記憶ノード電極を形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
IPC (2)：
FI (2)：
H01L 27/10 325 C
, H01L 21/95
Cited by examiner (2)
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半導体メモリの製造方法
Gazette classification：公開公報
Application number：特願平3-237401
Applicant：ソニー株式会社
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半導体記憶装置のメモリセル構造およびその製造方法
Gazette classification：公開公報
Application number：特願平3-156863
Applicant：三菱電機株式会社
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